为什么上电时NMOS漏极瞬态电压比电源还高？求大佬指点

rsjia · 发表于 2024-4-22 09:29:05

zhangyp 发表于 2024-4-20 18:09
是不是因为Cgd的寄生电容造成的影响，上电的时候，MOS的D端被上拉到电源电压，但是MOS的G端被拉高的慢一点 ...

这么分析我存在两个疑问：
1.为什么MOS的D先到电源电压？电阻很大，电源通过电阻到D应该会比较慢吧；
2.假设你的分析是正确的，那么该过冲电压在理想情况下的最高值应该是2*VDD吧；但是我增加电阻到1G，MOS的L增加到50um，过冲电压有超过2*VDD，附图中加上了电阻电流。

xm123 · 发表于 2024-4-22 13:53:31

正好碰上一样的问题，解决啦

rsjia · 发表于 2024-4-22 15:43:17

xm123 发表于 2024-4-22 13:53
正好碰上一样的问题，解决啦

大哥，你是怎么解决的，是电路设计本身的问题还是工艺库的问题呢？

xm123 · 发表于 2024-4-25 11:46:54

rsjia 发表于 2024-4-22 15:43
大哥，你是怎么解决的，是电路设计本身的问题还是工艺库的问题呢？

和你遇到一样的问题，是栅极电容耦合过去电压的原因，是这个电路本身的问题，我这边调整上电顺序可以避免。栅极你要不给个单独的电压控制，在VDD上电完成后，再给栅极的电压

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