数字网表中standard cell的SUBCKT定义的port顺序跟从版图中抽取的顺序不一样。

wangzhen6270 · 发表于 2024-4-9 16:51:51

数字网表中standard cell的SUBCKT定义的port顺序跟从版图中抽取的顺序不一样导致lvs过不了，只能修改网表了吗？还有没有其他办法？

我再说具体一点，我们是数模集成的片子，数字和模拟都有调用同一个stdcell库里面的stdcell，大家都知道数字侧使用spi网表过lvs的，模拟侧则抽取schematic过lvs，那集成到top过lvs就出现问题了，因为stdcell的SUBCKT定义了两次，一次在数字网表里有定义，另一次在schematic里定义，两次定义的port顺序不一样，导致lvs过不了，之前的解决办法是修改数字网表，把port顺序改成跟schematic一致。是否有其他解决办法，比如通过什么设置，实现当SUBCKT在网表和schematic都有定义时，优先使用schematic定义的SUBCKT。请大神帮忙解答。

wangzhen6270 · 发表于 2024-4-9 16:52:46

自己先顶一个。

fengrlove · 发表于 2024-4-9 17:05:56

方法1：把模拟里调用的数字库的cell全部加个后缀。
方法2：把模拟调用的数字cell的subckt注释掉，和数字用同一套subckt。。然后top 电路export cdl时候选connect by name

wangzhen6270 · 发表于 2024-4-9 17:28:06

fengrlove 发表于 2024-4-9 17:05
方法1：把模拟里调用的数字库的cell全部加个后缀。
方法2：把模拟调用的数字cell的subckt注释掉，和数字用 ...

因为是GF工艺，定义了global地，connect by name这个功能不好使，会导致电源地的顺序有问题。

方法1倒是可以试试。

wangzhen6270 · 发表于 2024-4-9 17:32:43

有没有可能是数字和模拟用的stdcell库版本不一样？

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