SAR ADC 数字校准电路请教！！！

qgbfhl · 发表于 2024-4-9 16:26:34

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如图，这个是12位冗余码按一定权重相加变成10位，它是每个周期得出一位Di，能不能用Veriloga语言编写，在一个周期内得出所有的Di？

qgbfhl · 发表于 2024-4-9 16:28:40

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zxkl317408 · 发表于 2024-4-11 09:52:38

那你先用12为冗余码按照权重先加起来，然后在转换为10位二进制码，是不是可行

YyuanRTs · 发表于 2024-4-11 10:05:36

牺牲时序改善工作量？

jiamianshuihua · 发表于 2024-4-26 00:22:01

qgbfhl 发表于 2024-4-9 16:28
补充图片

请问您这个是哪篇论文啊？能分享一下嘛

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