veriloga代码求助

未遂

求助各位大佬，我使用veriloga代码编写了一个二进制转温度计码的decoder，但是我设置的输出高电平是1.2V,但是测试输出的高电平一直是1V，问题出在哪里呀

代码如下：

// VerilogA for 20240302, decoder, veriloga

`include "constants.vams"
`include "disciplines.vams"

module decoder (in,out,bb);
input [5:0] in;
output [63:0] out;
output [63:0] bb;
electrical [5:0]in;
electrical [63:0]out;
electrical [63:0]bb;
parameter V1=1.2;
integer sum;
integer out_v [63:0];
integer bb_v [63:0];
genvar i;
genvar j;
analog begin
        sum = 0;
        generate i (0,5)
                sum=sum+((V(in[i])>=V1)?1:0)*pow(2,i);

        for (i=0; i<=63; i=i+1)
                if(i<=sum)
                        out_v[i]=1.2;
                else
                        out_v[i]=0;

        for(j=0;j<=63;j=j+1)
                bb_v[j]=1.2;

       
        generate i (63,0)
                V(out[i])<+transition(out_v[i],0,0.1n);
        generate j (63,0)
                V(bb[j])<+transition(bb_v[j],0,0.1n);
end
endmodule

仿真结果如下：(输入为111111)

zixin1hao

integer out_v [63:0]; integer bb_v [63:0]; 改成real类型试试

未遂

zixin1hao 发表于 2024-4-5 23:38
integer out_v [63:0]; integer bb_v [63:0]; 改成real类型试试

添加real后报错：encountered multiple type definition

一碗小米粥

你的out或者bb全是integer类型，而1.2是浮点数字，把1.2赋值给out或者bb的时候，1.2会变成integer类型，也就是1

未遂

一碗小米粥 发表于 2024-4-6 20:57
你的out或者bb全是integer类型，而1.2是浮点数字，把1.2赋值给out或者bb的时候，1.2会变成integer类型，也 ...

我把V1定义改为parameter integer，幅值时给bb和out输出V1，仿真结果还是1

电子新手是也

你改成V(out[i])<+transition(out_v[i]*1.2,0,0.1n);试试呢

一碗小米粥

根据你的代码，sum = 0；应该只有第一位，也就是只有i = 0时out为1.2，然后我把你的代码根据上面说的改了之后就可以运行了，out[0] = 1.2,其他全为0（用的是你的代码，只改了out的类型）

未遂

一碗小米粥 发表于 2024-4-7 10:50
根据你的代码，sum = 0；应该只有第一位，也就是只有i = 0时out为1.2，然后我把你的代码根据上面说的改了之 ...

谢谢大佬，问题解决了