PDK的器件输出负载电容为0，dc max_capacitance违例

chenyipangyou · 发表于 2024-4-2 23:12:11

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在使用FreePDK45工艺库的时候发现一个问题。只要verilog里用到了寄存器（工艺库中叫DFFSR这个器件），DC就会出现max_capacitance这个违例。

因为我也是第一次接触数字电路项目，边学边做。根据IC_learner博客的内容，我得知dc会首先满足capacitance这个条件，再进行其他优化。我就很奇怪为啥还是有这个违例。

接着又去查了一下其他资料，得知max_capacitance违例是和负载电容相关的，于是我装模学样改了改tcl脚本里的最大扇出，输出端口负载电容等等。但都没解决这个违例。

然后去仔细看了看电路，把报违例的net在dc的电路图中找出来，发现是DFFSR这个器件的输出口Q。然后去翻pdk的.lib文件，发现一个非常奇怪的事情，就是DFFSR这个器件的输出负载电容为0。

其他类型的DFF的输出负载电容都是正常的零点几这个样子，而且如果我verilog里不用rst信号的reg（也就是没调用DFFSR，调用了其他DFF）。这时候就没有max_capacitance这个违例了。所以我觉得问题应该出在他pdk这里。但不应该是0啊...难道说0是代表它的负载是很大？

chenyipangyou · 发表于 2024-4-2 23:16:15

问题中说到的两个期间 output driving strength信息。。。上面是DFFPOSX1，正常的。下面这个是DFFSR，limit(pF) 为0.

没事早点睡 · 发表于 7 天前

我也遇到这个问题了请问这是正常的吗

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