设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › PLL的参考时钟500MHz LVDS输出，如何连接PLL电路呢？ ...
返回列表 发新帖
查看: 887|回复: 1

[求助] PLL的参考时钟500MHz LVDS输出，如何连接PLL电路呢？

[复制链接]
cuihaofeng
发表于 2024-3-29 18:44:43 | 显示全部楼层 |阅读模式
200资产
如题，PLL的参考时钟采用500MHz的有源晶振，输出为LVDS或者LVPECL，请问需要在PLL的PFD之前加一个专门的接收电路吗？如果需要的话，具体需要哪些电路模块呢？
回复

举报

cuihaofeng
 楼主| 发表于 2024-4-1 10:16:34 | 显示全部楼层
顶一下，有大神能帮一下忙吗
EETOP创芯人才网简历投递入口
回复

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-25 11:23 , Processed in 0.014134 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表