SRAM的端口约束

tj17339878626 · 发表于 2024-3-28 15:10:35

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请教各位大佬：已知SRAM端口的setup和hold time，从外部逻辑传到SRAM的数据应该如何约束？从SRAM传到外部逻辑的数据又该如何约束？

flyskyseu · 发表于 2024-3-28 16:12:43

直接用sram的lib，就会检查setup和hold了啊

tj17339878626 · 发表于 2024-3-28 16:45:48

flyskyseu 发表于 2024-3-28 16:12
直接用sram的lib，就会检查setup和hold了啊

DC综合的时候的约束，SRAM的代码综合不了

flyskyseu · 发表于 2024-3-28 17:38:25

tj17339878626 发表于 2024-3-28 16:45
DC综合的时候的约束，SRAM的代码综合不了

综合用.db文件啊

tj17339878626 · 发表于 2024-3-29 09:21:55

flyskyseu 发表于 2024-3-28 17:38
综合用.db文件啊

是SRAM中有不可综合的语法，所以被要求计算每个端口的具体input和output delay值

flyskyseu · 发表于 2024-3-29 09:26:03

综合不要用sram的verilog model，用sram的db

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