logic_0 connectivity求助

csfr · 发表于 2024-3-26 14:02:44

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本帖最后由 csfr 于 2024-3-26 15:45 编辑

本人综合出来的电路有个触发器D端是连接在logic_0上的，如图所示，但是在后续将版图导入calibre检查之后，出现了ECR错误，LVS是通过的。这里应该怎么处理，是要把这条NET直接连接到VSS上吗?还是说要怎么处理？请各位大神赐教。

195293204 · 发表于 2024-3-26 22:05:42

话说综合是没有dont touch这个触发器的话，应该会被优化掉才对。
另外这个ERC可以忽略

fur_sky · 发表于 2024-3-26 23:58:48

没有加tie low cell造成的，在D端用一个tie lo cell的输出驱动就没问题了。

csfr · 发表于 2024-3-28 13:40:15

fur_sky 发表于 2024-3-26 23:58
没有加tie low cell造成的，在D端用一个tie lo cell的输出驱动就没问题了。

D端是连到 HVT_PULLHSV0 上面去了。我查了下，就是拉低。但是这个ECR错误还在

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