PR后反标sdf出现高阻态

dddddyx

设计了一组寄存器模块。出现问题的信号的代码：
always@(posedge clk) reg<=pre_reg;
其中pre_reg的第14位恒为1（在其他模块设置了）。
后端设计完导出的网表里直接是 assign reg[14] = 1'b1。

把reg信号拿出来看，其他位都显示的正常电平，只有reg[14]在复位之后显示的高阻态，但是加了并转串模块之后输出正确，没有高阻了。
请问这个问题是什么原因？

                               
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AlvinRolling

1. assign reg[14] = 1'b1 是正常的
2. reg信号和REG_OUT1在后端网标里应该是两个不同的信号了？
3. 不清楚图里哪个是‘并转串模块’

dddddyx

AlvinRolling 发表于 2024-3-16 06:35
1. assign reg[14] = 1'b1 是正常的
2. reg信号和REG_OUT1在后端网标里应该是两个不同的信号了？
3. 不清楚 ...

这里REG_OUT1是reg实例化后的名字，在网表里是一个信号。OUTA和OUTB是REG_OUT1的并转串输出结果（奇偶比特分别串行输出）