折叠共源共栅+classAB的相位裕度出现问题

XXXiab

zxkl317408 发表于 2024-3-8 09:26
将C5去掉仿真试试，C1和C2是米勒补偿

不行的老哥 但是我现在把电源电压换成1.8V用于18的管子就可以了，我认为是mos管压降的问题大于工艺库所允许的最大压降了

Mintbulu

XXXiab 发表于 2024-3-8 13:25
不行的老哥 但是我现在把电源电压换成1.8V用于18的管子就可以了，我认为是mos管压降的问题大于工艺库所允 ...

老哥你换1.8V后管子都饱和了吗，我最近也在做这个电路遇到一些问题，能请教你吗

XXXiab

Mintbulu 发表于 2024-3-8 14:47
老哥你换1.8V后管子都饱和了吗，我最近也在做这个电路遇到一些问题，能请教你吗 ...

管子都饱和了 我觉得就是工作电压的问题

Mintbulu

XXXiab 发表于 2024-3-8 16:16
管子都饱和了 我觉得就是工作电压的问题

哦哦这样子

Mintbulu

XXXiab 发表于 2024-3-8 16:16
管子都饱和了 我觉得就是工作电压的问题

我看论文上说PM9和PM16的电流要是PM3的一半，同时让PM9、PM10、PM8的1/2uCox一样，n管同理，请问你是这样调的吗？

XXXiab

前半段曲线解决了之后，想问问大家后面这一小段的曲线该怎么解决呢

XXXiab

朗格里格朗 发表于 2024-3-9 12:36
我遇到了同样的问题，也是减小VDS就好了，但是我用的是高压管，好像之前有个帖子讲这个问题，记不太清了说 ...

是的已经解决了

朗格里格朗

XXXiab 发表于 2024-3-9 12:47
是的已经解决了

求教一下，楼主怎么解决的，降低电压吗？原理楼主搞明白了吗，我感觉还是不太理解

XXXiab

朗格里格朗 发表于 2024-3-9 13:25
求教一下，楼主怎么解决的，降低电压吗？原理楼主搞明白了吗，我感觉还是不太理解
...

总结:这段曲线在第一极点出现上翘的原因是因为NMOS的D端电压比较高造成Vds比较大即管子的压降很大，D端和衬底出现漏电改变了输出阻抗(论坛里的老哥说实际流片的时候衬底漏电不会那么大，只是仿真model的问题)，等效为从漏极到衬底间串联了一个受控电流源，漏极与衬底间产生寄生电阻，只是用于仿真的话，可以将NMOS管的衬底和源端相连就可以解决问题。(注意这种影响对于PMOS很小，一般考虑NMOS)

转念一想，是因为管子压降过大的话，将工作电压改变也是可以解决问题的。(我在刚开始设计的时候用的是3.3V的工作电压然后管子是用n18、p18)不同管子的参数不同包括端口能承受的电压范围，一般18的管子适用于0-1.8V，33的管子适用于0-3.3V，当然也不可以太死板有时候也是可以向下兼容的(之前18的管子用于3.3V的时候没有出现错误是因为管子的工作电压还没有超过工作范围因此对于电路没有太大的影响这次出现了问题就是有管子的电压超过了工作范围导致的)，并且要注意的是在计算18、33所在电路的宽长比时采用平方律的公式进行计算的话要注意参数不同要重新计算如Vth、Kn，否则用33管计算出来的宽长比放到18里面也可能无法使用，当然使用gmid的方法忽略。
一开始想的电路出现了RHP右半平面极点应该是有负阻的影响，这边的负阻应该就是产生的寄生电阻。(参考Gray教材《模拟集成电路的分析与设计.第四版》1.9节中晶体管中的衬底电流)管子的工作电压到工艺库里去查找，像这边对于n18的话，电压范围Vd在0-1.8V，Vg在0-1.8V，Vb在-1.8-0V。我认为靠调管子去将NMOS管的压降调低是挺困难的，3.3V的工作电压上下4个管子的Vds各分配300mV左右的话，那么浮栅的管子的压降就在2.1V左右这太大了，去升高其他管子的Vds不容易。

朗格里格朗

XXXiab 发表于 2024-3-9 13:49
总结:这段曲线在第一极点出现上翘的原因是因为NMOS的D端电压比较高造成Vds比较大即管子的压降很大，D端和 ...

非常感谢楼主的耐心总结，我出现问题的是PMOS管，NMOS我用的带dnw的五端器件，vds耐压很大但是没超SOA，可能还是有些不知道的效应在里面吧，谢谢！