candence跑LVS出错，新手小白，劳烦前辈们指教

xxso

realgb 发表于 2024-3-7 10:20
仔细看了一下，应该是后面两个nand的AB全接反了。

这个有影响吗，我看功能上是一样的。

xxso

realgb 发表于 2024-3-7 10:20
仔细看了一下，应该是后面两个nand的AB全接反了。

是第一个接反了吧？我刚看了一下，是第一个的nand的ab接反了

xxso

CatherineY 发表于 2024-3-7 09:21
Pin text 打全了吗

这样算是打全了吗

                               
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realgb

xxso 发表于 2024-3-7 12:31
是第一个接反了吧？我刚看了一下，是第一个的nand的ab接反了

那就看你的nand的AB是怎么标的，你电路里的symbol也没显示哪个是A哪个是B.

xxso

realgb 发表于 2024-3-7 13:26
那就看你的nand的AB是怎么标的，你电路里的symbol也没显示哪个是A哪个是B.

这是和nand所有相关的图，能帮我看一下吗。这个不是我做的，是老师带的本科生毕设出问题了，让我帮忙解决。。。之前只写过verilog做数字电路，这是第一次接触版图的。。感谢

                               
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zl1999

其他的我不知道，但是我咋看着你vddgnd没连啊

xxso

zl1999 发表于 2024-3-7 14:22
其他的我不知道，但是我咋看着你vddgnd没连啊

哪里的呀？我单个元器件的版图原理图lvs是通过了的，现在把加法器连线之后就通过不了。请问是哪里的问题，望指教，感谢

realgb

xxso 发表于 2024-3-7 13:33
这是和nand所有相关的图，能帮我看一下吗。这个不是我做的，是老师带的本科生毕设出问题了，让我帮忙解 ...

对咯，那就是source接地哪个nmos门是B，所以你第一个nand是接对的，后面两个接反了。

zl1999

xxso 发表于 2024-3-7 14:34
哪里的呀？我单个元器件的版图原理图lvs是通过了的，现在把加法器连线之后就通过不了。请问是哪里的问题 ...

就这些m1部分

realgb

xxso 发表于 2024-3-7 12:22
这个有影响吗，我看功能上是一样的。

lvs能不能查不来其实我也不确定，可能跟设置有关。功能上的确是没什么影响，之前我做过一个OSC模块就整个一串都接反了，lvs也没报错，芯片都卖出去好久了也没发现问题，是后来改版的时候才发现的。