candence跑LVS出错，新手小白，劳烦前辈们指教

xxso · 发表于 2024-3-6 23:29:00

做的是一个全加器，在virtuoso做lvs的时候结果出错

The net-lists failed to match.

                           layout  schematic
                              instances
      un-matched             0    0
      rewired                0    0
      size errors          0    0
      pruned                0    0
      active                36    36
      total                36    36

                              nets
      un-matched             0    0
      merged                3    0
      pruned                0    0
      active                28    25
      total                28    25

                              terminals
      un-matched             0    0
      matched but
      different type       0    0
      total                5    7
End comparison:    Mar  6 22:36:31 2024

这是原理图

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这是全加器的版图部分

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版图双金属连线

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这是我的用到的与非门nand2的版图

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这是我的用到的异或门xor的版图

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吴小呆 · 发表于 2024-3-7 09:17:56

你把LVS哭脸的内容发出来看看呢

CatherineY · 发表于 2024-3-7 09:21:54

Pin text 打全了吗

이지은 · 发表于 2024-3-7 09:34:39

shitf,把层次给出来啊

tea_whz · 发表于 2024-3-7 09:38:15

看你的lvs信息只有terminal的数目不对，是不是因为原理图上用了global的电源地版图上没有打上相应的label

realgb · 发表于 2024-3-7 10:10:01

你前两个nand的AB分别接到两个xor的AB，电路里AB是反着接的，版图里两组AB接法是一样的。

realgb · 发表于 2024-3-7 10:20:59

realgb 发表于 2024-3-7 10:10
你前两个nand的AB分别接到两个xor的AB，电路里AB是反着接的，版图里两组AB接法是一样的。 ...

仔细看了一下，应该是后面两个nand的AB全接反了。

xxso · 发表于 2024-3-7 12:16:16

吴小呆发表于 2024-3-7 09:17
你把LVS哭脸的内容发出来看看呢

我是直接在virtuoso做的lvs，没有用calibre...

xxso · 发表于 2024-3-7 12:18:07

이지은 发表于 2024-3-7 09:34
shitf,把层次给出来啊

是这个吗？左边的layer框

xxso · 发表于 2024-3-7 12:19:05

tea_whz 发表于 2024-3-7 09:38
看你的lvs信息只有terminal的数目不对，是不是因为原理图上用了global的电源地版图上没有打上相应的label ...

还有net的是有问题的，我刚刚把原理图上的电源地删除了，结果是一样的

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