数字模块内部怎么处理分频？

Wade_ · 发表于 2024-2-28 18:11:58

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如下图所示，模拟部分只给了数字一个单一的时钟clk，但在一些情况下，为了降低功耗，要求一些模块以低于clk的时钟频率工作，这时候需要数字内部对clk进行分频。常见的分频处理方式有下面两种。应该选择哪一种比较好？为什么？还有其他的分频方法吗？

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xuanzhiyilian · 发表于 2024-2-28 21:04:36

第一种，后面的区域的工作时钟都是分频后的时钟,时序收敛更有效，更节省面积资源。需要注意在两个时钟域之间的信号的处理和时钟约束。

liuguangxi · 发表于 2024-2-29 12:23:40

通常把时钟分频等相关电路放到一个专门的CRM（时钟复位管理）模块里面，方便做时序约束和管理。
分频器就是用计数器来实现，输出时钟和原时钟同源，当普通时钟来用就行。

ICSYS · 发表于 2024-3-2 22:09:41

第二种，第一种会有问题，用不同的时钟，后面不工作就不好弄

Wade_ · 发表于 2024-3-4 10:19:21

ICSYS 发表于 2024-3-2 22:09
第二种，第一种会有问题，用不同的时钟，后面不工作就不好弄

能用示例说明一下，第一种可能出现的问题吗。我刚入行没多久，项目经验不多，对第一种情况的异常分析做不了太深。

xuxiuliv · 发表于 2024-3-5 17:07:55

第一种最好，二分频时钟功耗更低，时序更容易收敛

拾冠 · 发表于 2024-3-6 09:39:39

如果是fpga，不建议使用第一种分频方式，有mmcm/bufgce_div/bufr。

Wade_ · 发表于 2024-3-6 16:00:00

拾冠发表于 2024-3-6 09:39
如果是fpga，不建议使用第一种分频方式，有mmcm/bufgce_div/bufr。

ASIC呢？

拾冠 · 发表于 2024-3-6 16:49:58

Wade_ 发表于 2024-3-6 16:00
ASIC呢？

不知道，我不是做这方面的，可能有特殊处理吧

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