关于PMA的内部时钟问题（很久无法解决的问题）

啵啵33

block做的pcie，内部有两个时钟dwclk和wclk，这两个时钟是在lib里面定义的，但是定义的master clock是显示不同的名字，在时钟定义里面只有lib里面分频时钟的定义这一小段，sdc内经过综合它两自动定义为同步时钟，所以时序应该互相检查，但是检查的时候都又内部时钟出发，到外部的时候经过了同一个pin，名为rx0_clk再经过了同一段clock cell到达不同的寄存器进行检查,我一直认为这是不合理的检查，因为这是同一个mode中，共用了同一个时钟路径，我一直认为再PMA内部出pin的时候有一个mux，决定它通过什么时钟信号，后面发现是一个与门，这个与门通过了两个时钟信号，公用时钟路径进行检查，领导说动态时序和静态时序分析是不一样的，我不理解为什么它这样写的前端是什么意思，在后续修时序的时候同一条路径卡了20多ps，不同路径同一个start和end卡了50ps，并且无法继续修

问题：
1.动态时序分析和静态时序分析有什么区别，可以不满足静态时序分析吗，那么setup和hold不满足不就意味着芯片不能正常工作。
2.存在这种时钟通过与门后，公用一段时钟路径，但会进行时序检查的路径吗，这个设计是能行得通的吗，前端设计的意义是什么
3.为什么这种路径需要检查，公用一段时钟路径，cppr不识别他们是一段common path，意味着悲观无法消除，时序变得更差。
4.内部的时钟源头master clock是不同的为什么时钟起点从不同名字的出发是0，sdc还可以将generate clock设置为同步，同步检查的意思是同源，意味着这两个master clock是同一个时钟，只是分别写了两个不同的名字吗
5.pma内部集成了jtag scan_shift 等很多dft的时钟，这些在前端就写在了不带func的mode下面，而且很多时序完全互卡，这些时序路径是合理的吗
谢谢大佬看看~

                               
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zero_0

不应该是与门，应该是个或门，该或门为MUX的一部分
而且不应该做inter clock timing check, SDC里应设exclusive

啵啵33

zero_0 发表于 2024-2-27 15:22
不应该是与门，应该是个或门，该或门为MUX的一部分
而且不应该做inter clock timing check, SDC里应设exclu ...

对，记错了，是个或门，或门也是互斥的吗

zero_0

啵啵33 发表于 2024-2-27 16:12
对，记错了，是个或门，或门也是互斥的吗

可以搜一下“无毛刺时钟mux”，最后一级是个或门；一般用AOI逻辑搭的MUX最后一级也是个或门；因为一般没有被选择的信号都会被拉低，如果没有被选择的信号被拉高那的确最后一级应该用个与门



所以不是或门的两输入信号在输出端互斥，是MUX的两输入时钟在输出端互斥

啵啵33

zero_0 发表于 2024-2-27 16:36
可以搜一下“无毛刺时钟mux”，最后一级是个或门；一般用AOI逻辑搭的MUX最后一级也是个或门；因为一般没 ...

谢谢谢谢~~

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