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[求助] Digital APR, 每隔多远放一个 tie high 和 tie low cell 合适?

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发表于 2024-2-22 18:17:37 | 显示全部楼层 |阅读模式

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请教有经验的大牛,目前多数 standard cell 自身都不带衬底的有缘区,其目的是为了提高APR的cell density。在这种情况下,数字电路APR时,每隔多远放一个 tie high (连接衬底链接到VDD) & tie low (连接衬底到GND)合适?对于不同节点的工艺,比如说0.18um、55nm等,这个规则有大的区别吗?
发表于 2024-2-23 09:03:20 | 显示全部楼层
根据design rule来考虑,如果超过rule要求,DRC会报错的,有latchup风险。原则上越近越多越好,但是会过多占用空间,所以一般比rule最大的值小点就可以了。不同节点肯定不一样,180nm跟55nm差远了。
 楼主| 发表于 2024-2-25 17:54:39 | 显示全部楼层


往事如风 发表于 2024-2-23 09:03
根据design rule来考虑,如果超过rule要求,DRC会报错的,有latchup风险。原则上越近越多越好,但是会过多 ...



好,了解,感谢您的热心帮助,感谢~
发表于 2024-2-29 11:11:43 | 显示全部楼层
我们有过数字pr按照规则间距正常打tapcell也被latchup的例子。后来发现是模拟那边进来号称供给数字的电源地有问题。

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