IO默认下拉电阻设计求助

darkduck

遇到一个设计难题，一个GPIO，在芯片没电时需要一个5.1K的默认下拉电阻。在芯片上电过程中，该下拉电阻一直存在。一直要等到芯片完成上电，再有寄存器去控制是否需要该下拉电阻。

下拉电阻必须可以取消，不然GPIO输出高的时候，该电阻会有一个漏电。
想了两种方案都不可行。方案如下两图所示

Shiroihane

有点刁钻，用BJT加电容试试？其实最好是提供一个负压

darkduck

补充一下，选用的工艺就是普通的LOGIC工艺，内核电压1.5V，IO电压典型值3.3V。

nanke

建议多了解下实际应用，想想芯片之外的解决方案，比如多加一个常开电源（一般设备都有，这个电源下电流极小，可以用很长实际）。如果非要搞无电源，我想到一个方案，即native nmos diode接法接到一个信号上上，电源无电时0，电源有电时高压（高于GPIO)，缺点是ff corner下到高压漏电有点大。方案可以改进，只提供一个思路，还是推荐修改片外方案解决。

darkduck

nanke 发表于 2024-2-6 11:59
建议多了解下实际应用，想想芯片之外的解决方案，比如多加一个常开电源（一般设备都有，这个电源下电流极小 ...

您提到的Native的思路我也尝试过，难点在于下拉阻抗会随电压有点偏差。另外请教一下，这种方案可以保证在芯片没电的时候也可以测量到大约5.1k的阻抗吗？

下图是我尝试过的思路。Native NMOS的gate我串了一个大电阻，降低电源。

至于您提到的片外解决方案，这个有点难，客户现在巴不得所有外围器件都能片内集成。。。

nanke

darkduck 发表于 2024-2-6 12:12
您提到的Native的思路我也尝试过，难点在于下拉阻抗会随电压有点偏差。另外请教一下，这种方案可以保证在 ...

无电有时候不是电压=0，因为一般电源会有一个大电容，有时要考虑电源不是完全为0的情况。 阻值 pvt可以靠仿真，成熟工艺如tsmc的model或者smic的非finfet工艺会比较准，漏电因其指数特性可能会偏离仿真。其它工艺的视情况需要额外留margin。

sprlove

darkduck 发表于 2024-2-6 12:12
您提到的Native的思路我也尝试过，难点在于下拉阻抗会随电压有点偏差。另外请教一下，这种方案可以保证在 ...

NMOS放在下面，NMOS gate和PAD之间的电阻换成PMOS，PMOS的gate由内部控制（没电默认为0，上电后拉高）

caoyujieIC

Type C CC logic?

JetYeah

darkduck 发表于 2024-2-6 11:52
补充一下，选用的工艺就是普通的LOGIC工艺，内核电压1.5V，IO电压典型值3.3V。 ...

这个工艺可能不一定支持，如果工艺中支持耗尽管的话，掉电时由于耗尽管常通，端口看就是阻抗特性，上电后采用方案一配合负压电路给你图中的逻辑供电可实现关断。应该可行。