PLL频域相位噪声和trannoise吻合度的问题

tanborui123

放大器不振荡 发表于 2024-1-30 10:42
”要求1us时间峰峰值在6sigma下小于500ps“
那你的rms转换到abs的系数就是6吧？
还有请教一下，PLL的相噪积 ...

这个6只是指标上定义的，也就是说如果你的rms计算完全正确的话就可以用这个值，但是现在不太敢确定算出来的准不准，而且跑瞬态的时候100us内出现的峰峰和现在的rms的比值就不止6，仿真100us内的采样点不知道实际会对应多少个sigma。至于积分范围，说起来比较麻烦，只不过一般来说10Hz是wander和jitter的分界所在，一般不会积分到这么低，至于积分到100还是1k，有时候你自己算的时候能发现没什么多大区别jitter值。

mismatch24

tanborui123 发表于 2024-1-30 09:25
我这边的电源有两个部分，一个小的参考是给PLL各个模块提供基准电流，另外PLL的电源是LDO产生的，但是BG ...

这种一般叫bias，电源一般指的是vdd。bias电流当然会非常主导，在你bias的最后一级要加大的RC滤波。你们晶振自己做？为啥不买一个啊，应该也不贵，自己做性能不好那可就跪了。

tanborui123

mismatch24 发表于 2024-1-30 15:02
这种一般叫bias，电源一般指的是vdd。bias电流当然会非常主导，在你bias的最后一级要加大的RC滤波。你们 ...

我们在这做一整个MCU，当然能做都自己做了咯，不过这个bias的滤波我倒是试过，但是这个RC当时sizing不好，搞得电阻噪声没比原来的bias小多少，后来没时间就没管这里了。害，不过越来越偏移我最开始的问题了哥。

mismatch24

tanborui123 发表于 2024-1-30 15:29
我们在这做一整个MCU，当然能做都自己做了咯，不过这个bias的滤波我倒是试过，但是这个RC当时sizing不好 ...

因为这才是你问题的根源，解决好你的噪声源，你这个jitter指标根本不是问题

mismatch24

tanborui123 发表于 2024-1-30 13:59
这个6只是指标上定义的，也就是说如果你的rms计算完全正确的话就可以用这个值，但是现在不太敢确定算出来 ...

jitter不会用几sigma来定义的，你们这指标咋定的。。rms转p2p要用误码率定义。我的建议是先搞清楚spec，明确噪声源，最后再跑仿真，仿真一般跑phase noise就行，tran noise效率太低。