PLL频域相位噪声和trannoise吻合度的问题

tanborui123

有一个问题请教各位前辈，通常在频域仿真PLL噪声的时候都是分开模块仿真，然后利用传输函数在matlab中求解，我现在有一个PLL，在频域上仿真他分别输出800MHz时钟与500MHz两种情况的rms phase jitter值，积分范围下限都是100Hz，上限是0.5*fc，得到两个值；然后去做trannoise仿真，在trannoise仿真中，Fmin设置的是100，Fmax也设置的0.5*fc，但是这个范围因为仿真时间的关系估计没法覆盖，因为PLL没法仿真0.01s这么长的时间，最后我在PLL锁定后取了100us的时间，用calculator的abs_jitter函数来观察时域上的phase jitter，因为理论上频域rms上转换到时域的p2p是要乘上一个因子的，但是现在无法确定这个因子是多少，另一方面，因为时域仿真的结果是存粹的噪声主导，所以理论上这个结果应当是均值为0，正负峰值相等，但是可能是因为仿真时间的关系，得到的结果没这么理想

我目前想的办法是这样的，假定实际的时域峰峰值是仿真结果中正负峰较大的一个的两倍，然后分别把频域的结果和时域的结果求比值，在tt条件下两个比值相差不大，但是多仿几个情况后，其他的几个corner对不太上，只能保证趋势是正确的。请问各位有经验的前辈有没有曾经遇到过这个问题

tanborui123

自己顶一哈

mismatch24

理论上二者会有一定的误差，你做这个correlation的目的是啥

tanborui123

mismatch24 发表于 2024-1-26 15:49
理论上二者会有一定的误差，你做这个correlation的目的是啥

因为我们有一个指标是accumulated jitter，要求1us时间峰峰值在6sigma下小于500ps，我能在频域去计算他的rms值，但是时域如果样本数要求1w个，那我要仿真10ms，这实在做不到，所以我想直接用phase jitter来检验一下频域计算和trannoise的吻合度

mismatch24

tanborui123 发表于 2024-1-26 16:04
因为我们有一个指标是accumulated jitter，要求1us时间峰峰值在6sigma下小于500ps，我能在频域去计算他的 ...

你时钟频率是多少，500ps很容易满足，你PLL是什么架构

tanborui123

mismatch24 发表于 2024-1-26 16:35
你时钟频率是多少，500ps很容易满足，你PLL是什么架构

800M，就是传统的CPPLL,这个指标确实不是很严格的，我们这个PLL里面其实电源和参考贡献的噪声比较多。不过我没做过PLL的测试，所以不知道流片出去后会不会有其他乱七八糟的东西恶化噪声

mismatch24

tanborui123 发表于 2024-1-26 16:49
800M，就是传统的CPPLL,这个指标确实不是很严格的，我们这个PLL里面其实电源和参考贡献的噪声比较多。不 ...

为啥说是电源，电源noise可以加LDO啊，参考贡献噪声多，你不是用晶振做参考时钟源？

tanborui123

mismatch24 发表于 2024-1-29 17:52
为啥说是电源，电源noise可以加LDO啊，参考贡献噪声多，你不是用晶振做参考时钟源？ ...

我这边的电源有两个部分，一个小的参考是给PLL各个模块提供基准电流，另外PLL的电源是LDO产生的，但是BG也在我这边，在BG后面做了一个滤波来解决了绝大部分PLL电源的噪声，但是由于我VCO这边用几个固定偏置的电流镜来分档位降低一下Kvco，导致给基准电流的这个小参考的噪声通过这条路径传输到了VCO输出端，Noise summary显示这部分还是贡献了可观的噪声。至于输入肯定是晶振，但是那是另外一个人做的，有晶振的输出噪声结果可以在matlab上算，但是ADE上我不可能PLL和晶振放在一起仿真把，这个仿真是不是时间代价太大

放大器不振荡

”要求1us时间峰峰值在6sigma下小于500ps“
那你的rms转换到abs的系数就是6吧？
还有请教一下，PLL的相噪积分的fmin和fmax是怎么定的？比如这里的fmin为啥定100Hz？

rfbeginner