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查看: 994|回复: 7

[求助] 求助!icg后面的reg setup很差怎么办?

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发表于 2024-1-23 18:27:30 | 显示全部楼层 |阅读模式

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尝试过在place前设置过set_clock_gating_check -rise -setup 1.0 [current_design] ,set_clock_gating_check -fall -setup 1.0 [current_design] 。并且在cts之后reset了。但是ctsopt之后这几个icg的到reg的前后后插入了很多的inv。我也尝试过createInstGroup去把icg和reg放到group里面做成fence,但是不知道是不是我摆放的位置不好,还是没有改善这个情况。(PS:我在ctsopt之后,innovus的时序报告,reg2reg和reg2icg的 setup WNS一个是1.7一个是1.0 ,周期是6ns,cts的时候没有开useful skew)。


请问下各位前辈和大佬们,我该用什么方法去解决这个问题?是在cts的时候打开useful_skew吗?能不能在让工具不插入那么多inv的情况下去修复setup呢?
微信图片_20240123182625.png 微信图片_20240123182631.png
 楼主| 发表于 2024-1-23 18:31:31 | 显示全部楼层
求各位大佬出个主意!救救孩子吧
发表于 2024-1-24 16:09:28 | 显示全部楼层
我的思路是,右边掉的很长的那几条,是物理距离太长了的话,就是摆的不合理,如果不是那就是树没做好,balence 不合理
可以看下树的结构和检查路径,找下这几条在和谁balence,是否合理,
或者直接 设ignore pin 观察下结果
发表于 2024-1-24 16:29:21 | 显示全部楼层
放一条具体的时序路径看看
 楼主| 发表于 2024-1-26 09:54:51 | 显示全部楼层


卷芯菜 发表于 2024-1-24 16:09
我的思路是,右边掉的很长的那几条,是物理距离太长了的话,就是摆的不合理,如果不是那就是树没做好,bale ...


好像和这些reg2out的port有关,这些port摆放离得很远,reg前面的icg都离reg近,离跟它EN pin check的 reg远。模块除了sram是个7型,两组不同module的reg好像被做了banlance,并且有关的port被摆放在了7的两条边上。这种情况,是需要怎么设置让这两组reg不做banlance呢?我单独设置path_group但是没有用,也试过设置fence, 给icg的CK pin设置 latency,但是都没起到作用,我好菜
发表于 2024-1-26 10:38:04 | 显示全部楼层
把这两组reg全抓出来,做一个skew group,就不会和同一个tree下其它的dff做balance了。
create_ccopt_skew_group -exclusive_sinks $pins
 楼主| 发表于 2024-2-1 09:22:26 | 显示全部楼层


fur_sky 发表于 2024-1-26 10:38
把这两组reg全抓出来,做一个skew group,就不会和同一个tree下其它的dff做balance了。
create_ccopt_skew_ ...


非常感谢您的指点!我去试试
发表于 2024-7-10 11:22:15 | 显示全部楼层


fur_sky 发表于 2024-1-26 10:38
把这两组reg全抓出来,做一个skew group,就不会和同一个tree下其它的dff做balance了。
create_ccopt_skew_ ...




想请问若要做skew group,将过度balance的clk那一路切出来,这个部分是怎么判断以下问题:

1. clock domain重叠问题(关联性)
2. clock source问题
3. 若遇到过多的连续性mux串在一起该如何解决?



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