跑LVS时ERC错误

tiaotiaotang404 · 发表于 2024-1-20 20:26:23

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小弟初学版图，学着画了一个带隙基准的版图如下，经过纠错还剩下一个软连接的错误不知道如何解决，我点击出错的三个net，版图中三个部分高亮显示（白框内）；
我查到说有可能是由于衬底比较长，连接的时候需要多打孔，我进行相应的改变，还是没有解决；
想问问我这种问题应该如何下手，第一次遇到不知道如何下手解决，解决的具体思路应该是什么？如何可以更准确的找到错误的原因？还有软连接问题产生的原因有哪些？感谢解答！

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tiaotiaotang404 · 发表于 2024-1-21 15:21:27

在LVS文件中查询到了报错信息为：
// Reports regions on a pbl layer that connect to more than one node.
LVS SOFTCHK pbl UPPER
其中：
pbl = psub NOT NBL
NBL = COPY NBLIN
LAYER NBLIN 为 N type buried Layer

光非 · 发表于 2024-1-22 09:25:23

三个VDD 没有接在一起吧

叶落 · 发表于 2024-1-22 11:45:06

图看的不是很清楚，你这个是GND soft connect ，一般来说要不就是有两个不同的ground 比如avss dvss，没有dnw，所以通过psub soft connect 要不就是同一点位没有通过金属接在一起并且没有选择connect all nets by name

tiaotiaotang404 · 发表于 2024-1-22 15:26:22

抱歉，字数限制，图片不太清楚，版图如下：

tiaotiaotang404 · 发表于 2024-1-22 15:29:05

光非发表于 2024-1-22 09:25
三个VDD 没有接在一起吧

感谢回复，我的VDD通过三个保护环连接

tiaotiaotang404 · 发表于 2024-1-22 15:32:05

叶落发表于 2024-1-22 11:45
图看的不是很清楚，你这个是GND soft connect ，一般来说要不就是有两个不同的ground 比如avss dvss，没 ...

感谢回复，我只有一个ground，为“GND”；经过检查同一点位都通过金属连接到了，在选择connect all nets by name后还是相同的报错；请问还有什么别的可能的原因吗？

Cheney聪 · 发表于 2024-1-22 15:43:58

检查一下pbl

Cheney聪 · 发表于 2024-1-22 15:48:47

pbl = psub NOT NBL,说明pbl 是接到gnd的，你看看有没有接上，通过金属供电

tiaotiaotang404 · 发表于 2024-1-22 16:14:34

Cheney聪发表于 2024-1-22 15:48
pbl = psub NOT NBL,说明pbl 是接到gnd的，你看看有没有接上，通过金属供电

没有用到pbl这一层，不知道为啥这一层报错

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