一条奇怪的 两个有分频时钟关系的clk间 reg2reg的违例

zero_0

卷芯菜 发表于 2024-1-17 14:26
抱歉，前端的代码我只能看懂一点点 >.<
这个clkn 是clk 的取反时钟， 下降沿触发 ？
那这样是两个时钟了 ...

类似下面的路径，当然你的capture用的是生成时钟而不是直接clk, 但意思是一样的

assign clkn = ~clk;

always @(posedge clkn) begin
    data_launch <= data_in;
end


always @(posedge clk) begin
    data_capture <= data_launch;
end