LVS版图问题求助

ilku · 发表于 2024-1-12 14:55:08

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本帖最后由 ilku 于 2024-1-12 15:04 编辑

各位大佬，小弟今天画版图遇到个问题，之前各个底层模块都画好了DRC LVS都过了，现在画顶层的时候，LVS显示layout多出来四个电阻以及一些dummy尺寸不匹配，这些问题都是底层一个OP内部的电阻以及dummy，这个OP单独拿来做LVS DRC都是没问题的，在顶层跑就出了这个问题，想问问大家该怎么解决呀，使用的是xfab.18的工艺

juechen · 发表于 2024-1-12 14:57:39

看起来应该是电路没更新

ilku · 发表于 2024-1-12 15:01:40

juechen 发表于 2024-1-12 14:57
看起来应该是电路没更新

都是最新的，检查过的

颖珺紫 · 发表于 2024-1-12 15:28:37

看看是不是开了合并m的option
LVS REDUCE SPLIT GATES

eelin · 发表于 2024-1-12 15:30:20

可能是线没连对，器件识别就对不上尺寸

benjude · 发表于 2024-1-12 15:43:18

看下是不是少盖了一个层次

bj_donnyh · 发表于 2024-1-12 16:03:34

底层dummy pass, 顶层不过，肯定是因为器件合并导致的，你可以先filter 掉这个dummy device，在顶层先跑通，然后再不filter dummy device，再run 一下，把这个dummy device 找出来，报给designer，让他在电路中加上。这样才能保证layout and sch totally match.

oxide94 · 发表于 2024-1-12 17:15:45

多半还是连线错误造成的，lvs定位问题所在，有时就是不准。

pretty_hh · 发表于 2024-1-13 11:40:04

同意楼上的观点，极大可能是连线错误影响的，看看是不是相同的总线端口接错位了所致

fattigerXu · 发表于 2024-1-29 16:45:14

LVS的错误经常可能因为某个连线错误，误加label导致报告什么与错误无关联的连线问题和器件问题，layout 与sch互不认，先从最简单的问题开始改，MARK一下是不是有短路

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