纯组合逻辑的模块在时序路径中的约束

打不出空白 · 发表于 2024-1-9 16:28:27

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想求助一下大家，我有一个ecc纯组合逻辑的模块在我的时序路径中，时序路径有添加input delay/output delay 想对中间这个ecc模块进行max delay的约束我需要怎么办？

莫名晴天 · 发表于 2024-1-9 17:15:37

set max delay -from xxx -to xxx

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[求助] 纯组合逻辑的模块在时序路径中的约束