本帖最后由 浮尘尘尘尘尘 于 2024-1-6 13:11 编辑
各位大佬好,本人看了一些教程,算半个数字新手,奈何有些问题还是没有解决,课题组也没怎么有人很熟练,想请教一下大家 1:SPI的SDI与SCLK的时序设置 在FPGA输入的测试的mian输入时钟sclk和sdi是这样的波形。
SDI会在SCLK下降沿跳变,输入的sclk和sdi是不是本来就差了半个时钟周期。我认为inputdelay是0的时候,时钟的上升沿和sdi数据是同步一起进去。 1. input delay 是半个时钟周期那就是时钟sclk的上升沿在sdi的中间。那set input delay 是不是应该以半个sclk周期上下设置。比如sclk为6ns,那时钟input delay 最大为3+2=5,最小为3-2=1。
2. 在DC与PT中设置时钟SCLK位{0 3},以及{3,6}设置SCLK的波形,发现好像对综合和后面验证没有什么影响。
在DC综合中,SCLK与SDI路径在触发器的输入时,设置input delay min 设置为0,会报hold的违例。我发现是由于PT用 derate 计算SLCK IO的pad延时都比SDI pad IO延时少了0.8ns,数据在sdi寄存器那里就会比时钟先到达,导致hold违例,这个应该如何解决。
下面是SPI的代码。主要是通过计数器来实现SPI。
PT验证工艺库设置。 在使用的工艺库中rccorner是SignCmax与Funcmax五个工艺角,这个与Cworst ,RCworst五个工艺角有什么不同吗。 -FUNC corners use the process tolerances defined in the design manual and minimize/maximizecapacitance. -SIG corners have reduced proccess tolerances to more closely reflect actual3-signa performance range of hardware
后端验证的时候需要对所有的工艺角+温度+电压进行吗?PR软件导出不同rc corner 下的spef文件,然后PT设置如下会有什么问题吗 set link_path slow.db
set_min_library slow.db -min_version fast.db
set_operating_conditions -analysis_typeon_chip_variation -max slow -min fast
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