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[求助] 后端的时序约束设置与工艺库设置

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发表于 2024-1-6 13:08:45 | 显示全部楼层 |阅读模式
300资产
本帖最后由 浮尘尘尘尘尘 于 2024-1-6 13:11 编辑


各位大佬好,本人看了一些教程,算半个数字新手,奈何有些问题还是没有解决,课题组也没怎么有人很熟练,想请教一下大家
1:SPI的SDI与SCLK的时序设置
在FPGA输入的测试的mian输入时钟sclk和sdi是这样的波形。


                               
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SDI会在SCLK下降沿跳变,输入的sclk和sdi是不是本来就差了半个时钟周期。我认为inputdelay是0的时候,时钟的上升沿和sdi数据是同步一起进去。
1.   input delay 是半个时钟周期那就是时钟sclk的上升沿在sdi的中间。那set input delay 是不是应该以半个sclk周期上下设置。比如sclk为6ns,那时钟input delay 最大为3+2=5,最小为3-2=1。

2.   在DC与PT中设置时钟SCLK位{0 3},以及{3,6}设置SCLK的波形,发现好像对综合和后面验证没有什么影响。


                               
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在DC综合中,SCLK与SDI路径在触发器的输入时,设置input delay min 设置为0,会报hold的违例。我发现是由于PT用 derate 计算SLCK IO的pad延时都比SDI pad IO延时少了0.8ns,数据在sdi寄存器那里就会比时钟先到达,导致hold违例,这个应该如何解决。

下面是SPI的代码。主要是通过计数器来实现SPI。

                               
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PT验证工艺库设置。
在使用的工艺库中rccornerSignCmaxFuncmax五个工艺角,这个与Cworst RCworst五个工艺角有什么不同吗。
-FUNC corners use the process tolerances defined in the design manual and minimize/maximizecapacitance.
-SIG corners have reduced proccess tolerances to more closely reflect actual3-signa performance range of hardware


后端验证的时候需要对所有的工艺角+温度+电压进行吗?PR软件导出不同rc corner 下的spef文件,然后PT设置如下会有什么问题吗
set link_path  slow.db
set_min_library  slow.db  -min_version  fast.db
set_operating_conditions -analysis_typeon_chip_variation -max slow  -min fast

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1. 这里不知道对端的规格及到底是上升沿还是下降沿capture, 说不好你的设法对不对。更科学的做法是加上 -clock_fall,然后就完全按照规格(加margin)来设就行了。 2. 调整时钟相位没影响可能是因为既有上升沿capture,又有下降沿capture. hold违例只要约束合理就没啥好说的,插delay fix. 3. Funcmax跟Cworst一样,都是C最差,公差3 sigma; SigCmax相当于Cworst_T 4. signoff corner foundry会有建议;PR工具导出的spef不能用作sig ...
发表于 2024-1-6 13:08:46 | 显示全部楼层
1. 这里不知道对端的规格及到底是上升沿还是下降沿capture, 说不好你的设法对不对。更科学的做法是加上 -clock_fall,然后就完全按照规格(加margin)来设就行了。
2. 调整时钟相位没影响可能是因为既有上升沿capture,又有下降沿capture. hold违例只要约束合理就没啥好说的,插delay fix.
3. Funcmax跟Cworst一样,都是C最差,公差3 sigma; SigCmax相当于Cworst_T
4. signoff corner foundry会有建议;PR工具导出的spef不能用作signoff,应用专门的RC extract工具如StarRC/Quantus;可以使用min library, 但注意它跟max library的关系绝不是ff与ss的关系,而是less slow与slow的关系,一般不会采取min library而是使用OCV/AOCV/POCV
 楼主| 发表于 2024-1-11 11:10:48 | 显示全部楼层
本帖最后由 浮尘尘尘尘尘 于 2024-1-11 13:23 编辑


zero_0 发表于 2024-1-6 13:08
1. 这里不知道对端的规格及到底是上升沿还是下降沿capture, 说不好你的设法对不对。

十分感谢
 楼主| 发表于 2024-1-11 11:16:57 | 显示全部楼层


zero_0 发表于 2024-1-6 13:08
1. 这里不知道对端的规格及到底是上升沿还是下降沿capture, 说不好你的设法对不对。更科学的做法是加上 -cl ...


您好,什么感谢您的解答,对我十分有帮助。对于问题1还有一点疑惑,想请教一下。

我们在master SPI中,为了更好的接受数据,SDI等数据是在SCLK的下降沿输出,然后在slave SPI中,通过上升沿对SDI采样。所以这种情况下是创建时钟的不同波形相位还是调节输入延时到半个周期(如图)。create_clock-name $CLK1 -p 7 [get_ports $CLK1] -waveform {3 6} ;create_clock -name$CLK1 -p 7 [get_ports $CLK1] -waveform {0 6}


                               
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此外在man 中没有找到-clock-fall选项,请问一下这条命令是什么作用呢。

                               
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