generate clk 定义在output port（PAD）上

iatach · 发表于 2024-1-3 08:25:08

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请教一个问题，如题，把generate clk定义在output port上（如*_div2，*_div4），用PT抽lib时，发现这个generate clk name会被rename成*_1 *_2，这样会导致block sdc无法集成给上层sys用，有没有办法保证这个clk name不改变。这里提供下目前解决思路，用一个是否FLAT的变量控制：

if{$FLAT == 0} {
set CLK_NAME = "*_div2"
} else {
set CLK_NAME = "*_1"
}

但是我想从flow上解决这个问题，不知广大网友是否有思路；

zero_0 · 发表于 2024-1-5 12:28:22

那就不定义在port上，定义在internal leaf pin上是一样的

iatach · 发表于 2024-1-8 14:38:49

本帖最后由 iatach 于 2024-1-8 18:34 编辑

zero_0 发表于 2024-1-5 12:28
那就不定义在port上，定义在internal leaf pin上是一样的

已解决，感谢；方案：输出信号加一个dont touch BUF再接到port上，将generate clk定义在DONTOUCH BUF上（即 internal leaf cell pin上）

[原创] generate clk 定义在output port（PAD）上

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