OCC插入后ouputclk没有连接到scancell的clk端口

蕾兹曼

各位大佬，用DFTC插OCC的时候能插入模块，一路没报err，但是有一堆的D1 warning；跑到TMAX的DRC才发现OCC_conctroller的clk_out没有接到scan_cell的clk上，接到scan_cell的clk是ATE时钟，能帮我看看脚本或者说一下可能的原因吗？

set_dft_signal -view existing_dft \
-type Oscillator hookup_pin pll_output_a

set_dft_signal -type MasterClock -view existing_dft -timming {45 55} \
-port ate_clk_in -hookup_pin scan_clk_pin

set_dft_signal -type refclock -view existing_dft -timming {45 55} \
-port ate_clk_in -hookup_pin scan_clk_pin


set_dft_signal -type Oscillator  -view existing_dft \
-hookup_pin scan_clk_pin


set_dft_signal -type pll_bypass -view spec -port pll_bypass_in \
-hookup_pin pll_bypass_pin -active_state 1
set_dft_signal -type pll_bypass -view existing_dft \
-port pll_bypass_in -hookup_pin pll_bypass_pin -active_state 1


set_dft_signal -type pll_reset -view spec -port pll_reset_in \
-hookup_pin pll_rstn_pin -active_state 0
set_dft_signal -type pll_reset -view existing_dft \
-port pll_reset_in -hookup_pin pll_rstn_pin -active_state 0


set_dft_signal -type TestData -view spec -port pll_reset_in \
-hookup_pin pll_rstn_pin

set_dft_configuration -clock_conctroller enable
set_dft_clock_conctroller -cell_name occ_ctrl \
-design_name snps_clk_mux \
-pll_clocks pll_output_a \
-ateclocks scan_clk \
-chain_count 1 -cycles_per_clock 2 \
-test_mode_port TMOD

set_scan_group occ_chain -include_elements snps_clk_chain_0 -class occ
set_dft_drc_configuration -pll_bypass disable

蕾兹曼

目前是occ连接到时钟分频之前，pll输出

补充内容 (2024-1-2 10:21):
现在就是DFT使能之后所有的clk就会接到scan_clk上，插入的OCC输出是pll，pll要经过div，和scan_clk的选择才会到cell上，但是一旦使能DFT，clk就会切成scan_clK

补充内容 (2024-1-2 10:22):
这个能不能用DFT策略改？

蕾兹曼

现在换了一份前端没有卡死的代码，但是现在的SPF出问题了，shift阶段移入全是X，换成occ_bypass的scan就没有这个情况看了stil文件，给出的向量就是X，怀疑是TMAX的DRC时被手动屏蔽的S18造成的，但是只有一处，那应该只会影响一条链，现在除了上面的问题还有就是无论设置pattern数量是多少，生成就只生成一个pattern