tessent hierarchical flow问题求助

sdc19821006

现在在学习将synopsys flow转到tessent flow，在学习hierarchical流程中遇到以下问题，希望得到高人指点，先谢过大家了。
问题：
子模块包含两个时钟，一路为快时钟，另外一路是慢时钟jtag_tck（不是ijtag网络的ijtag_tck时钟，名称类似而已）。如果我在插入edt和occ阶段，把这两路时钟都设置插入occ，即插入两个occ，并且在随后的插链阶段插入wrapper chain（只有int_mode和ext_mode），在后面的graybox generation阶段，产生graybox和产生pattern及仿真都没有问题。
但是当我想在插入edt和occ阶段，只针对clk_fast插入occ，对jtag_tck不插入occ的话，到了graybox generation阶段，在执行完import_scan_mode int_mode后，运行check_design_rules就会报以下的Error，说会影响到后续的pattern retarget，请问我该怎么解决这个问题？

chen_well

可以把这个时钟连接到*tessent_sib/to_ijtag_tck上，可以解决这个问题，但原理我还没搞明白

greatao

建议搞一个100M的clock（非function clock）插入occ，然后把所有低于100M的clock都bypass到这个clock上。

KleinLashes

我也想知道怎么只在快速时钟域插OCC