iverilog对sv语法支持真的很差

erwang

之前一直用iverilog写一些小代码做实验，现在发现越来越不能用这玩意了

1. string a = "aaa";
   
2.         string b = "bbb";
   
3.         string c = {a, "/", b};
   
4.         $display(c);
   
5. 
   

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编译不了，说string c这句不能这么赋值，vcs没问题

1. int unsigned x;
   
2. sscanf("0xaaaabbb", "%x", x);
   

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行为和vcs不一样，vcs不支持直接解析0x前缀

ydch1014

开源tool就这样啊，话说你有vcs 为啥还用iverilog

ydch1014

你有vcs，为啥还用iverilog

liuguangxi

开源的仿真器只是玩具罢了

ustszl

商用EDA能卖钱，肯定不是一个开源免费仿真器可以替代的啊