使用lec检查rtl和综合网表的一致性的问题

SGengiant · 发表于 2023-12-15 15:27:16

主要是因为综合时自动插入了clock_gate，导致lec检查时出现了 non-equivalent，请问这种问题该如何解决呢

SGengiant · 发表于 2023-12-15 15:28:08

......悬赏设置错了

SGengiant · 发表于 2023-12-15 15:40:09

主要是想通过手动的方式给它整成equivalent的

niulinux · 发表于 2023-12-16 09:08:14

Rootcause 应该不是ICG。

sogo520leo · 发表于 2023-12-18 17:23:59

do.file 里面有写set_flatten_model -gated_clock 吗？

SGengiant · 发表于 2023-12-19 09:40:15

sogo520leo 发表于 2023-12-18 17:23
do.file 里面有写set_flatten_model -gated_clock 吗？

加了这个搞定了！

sogo520leo · 发表于 2023-12-19 10:11:10

SGengiant 发表于 2023-12-19 09:40
加了这个搞定了！

如果你是用Genus综合的话，是可以写出do.file，里面会根据综合做了些什么，写出module让lec调用相应的算法去compare.

SGengiant · 发表于 2023-12-19 15:51:58

sogo520leo 发表于 2023-12-19 10:11
如果你是用Genus综合的话，是可以写出do.file，里面会根据综合做了些什么，写出module让lec调用相应的算 ...

我用的dc，那应该不行

sogo520leo · 发表于 2023-12-20 10:42:57

SGengiant 发表于 2023-12-19 15:51
我用的dc，那应该不行

好奇问下，为什么会使用dc+lec这样的组合呢，是dc+fm跑过了拿lec再验一下双保险吗？

SGengiant · 发表于 2023-12-20 10:59:07

sogo520leo 发表于 2023-12-20 10:42
好奇问下，为什么会使用dc+lec这样的组合呢，是dc+fm跑过了拿lec再验一下双保险吗？
...

啊？我也是被安排这样做的，一般不推荐这样做吗？

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