大佬们，新人刚入，想问一些关于cadance RC 的问题

zgh99

情况是这样的，我是一个刚加入咱们这个行业的新人。
我这平时做的是跑一些后端的东西，也会帮同学跑跑RC综合，现在出现了一个这样的问题，rc这个软件总报错，比如这种

                               
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或者是这种

                               
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又或者是这种

                               
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他这些问题就很奇怪，比如有个错，跟定义有关系，我检查过verilog文件，它变量定义都有，就是.v文件里很多定义都是放在后面定义，而且RC也没有全部都报错，就挑了几个说没定义，把那些定义改到前面去就好了。
然后另外的违规，比如，原文件是wire type_UA = (opcode == 7'b010111); 然后我把它改成wire type UA;asqigntype UA = (opcode == 7'b010111);就没问题了
还有一些问题比如像不让使用reg类型，这个虽然删掉reg就不会报错，但是我觉得这样改会导致原本的功能受影响，甚至无法运行。

甚至原本有一些能正常综合的verilog文件，修改了一些然后加入的define文件就突然变得不能综合了，然后报一堆错。
我的这些问题都是用同学做的处理器写的verilog跑的。这个是我目前RC跑的最复杂的代码了，其他也有用过一些复杂的代码来跑RC，但是基本没有因为verilog代码而报错。
我想问问大佬们，
这些情况应该如何应对？RC对verilog脚本是否有一个特定的标准？

zgh99

寄，好像发错区了？