dc时插入ICG遇到的问题

ningyuan198

各位大佬，

DC综合时，compile_ultra时，使用了-gate_clock选项，插入了ICG；
随后，用PT读入DC.v和dc.sdc，PT未识别出ICG，并认为ICG时钟驱动的DFF上没有时钟，直接report这些DFF的clk net，发现没有drive，但直接report对应的ICG，该ICG的输出信号名称和DFF的clk pin的net名是相同的。
将clk gating后的dc.v和dc之前的rtl.v做formality，无法pass；

如果compile_ultra时，不使用-gate_clock选项，则PT时check_timing没有问题，且formality也能pass。

这可能会是什么原因？

ningyuan198

换了一个DC版本，就OK了。
debug发现，最初用的版本的DC，插入ICG时，产生的SNPS_CLOCK_GATE_HIGH_*中，其port名称全是小写，而其内部实例化的latch的端口为大写，实例化时，信号均为大写，似乎大小写认为是一样的。
而新版本的DC中，多了assign，将大写的内部信号和小写的port之间进行了赋值。
老版本的DC产生的ICG:
module SNPS_CLOCK_GATE_HIGH_ctrl0 ( clk, en, enclk, te );
  input clk, en, te;
  output enclk;
  wire   EN, CLK, TE, ENCLK;

  CLKLANQ_8TR40 latch ( .CK(CLK), .E(EN), .TE(TE), .Q(ENCLK) );
endmodule

新版本的DC产生的ICG:
module SNPS_CLOCK_GATE_HIGH_ctrl0 ( clk, en, enclk, te );
  input clk, en, te;
  output enclk;
  wire   EN, CLK, TE, ENCLK;
  assign EN = en;
  assign CLK = clk;
  assign TE = te;
  assign enclk = ENCLK;

  CLKLANQ_8TR40 latch ( .CK(CLK), .E(EN), .TE(TE), .Q(ENCLK) );
endmodule

两次综合，除了DC版本不同，其他脚本完全一致；
DC中是可以通过设置某个参数，来避免这种大小写不识别的情况吗？