数字后端lvs过不了，麻烦大佬指点一二

dddddyx

                               
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用genus综合，innovus画版图，导出来的gds过不了lvs，不知道是哪一步出了问题。打包了genus综合脚本、innovus的过程命令和lvs report，麻烦有经验的工程师指点一二

voiluce

-hier 比一把lvs 看看。这样全打散了不好debug ~~~

dddddyx

voiluce 发表于 2023-11-23 15:05
-hier 比一把lvs 看看。这样全打散了不好debug ~~~

请问这个应该在哪里设置？

pxh0210

layout Net 多了说明有 open

dddddyx

pxh0210 发表于 2023-11-23 17:34
layout Net 多了说明有 open

我在innovus里verify connectivity没有叉唉

dddddyx

解决了，是有一段代码用的组合逻辑，换成了时序逻辑通过了，虽然不知道为什么过不了

voiluce

解决了，是有一段代码用的组合逻辑，换成了时序逻辑通过了，虽然不知道为什么过不了
===
那应该是有short ~~~

dddddyx

voiluce 发表于 2023-11-27 10:37
解决了，是有一段代码用的组合逻辑，换成了时序逻辑通过了，虽然不知道为什么过不了
===
那应该是有short ~ ...

请问这个short可能是什么造成的呢？是代码写的不规范吗？

我写的：
reg flag;
always@(posedge cmp1 or negedge cmp0)
begin
    if(!cmp0) flag<=1'd0;
    else flag<=1'd1;
end
这里cmp1和cmp0都是输入信号。

voiluce

这代码看着正常的 ~~~

综合之后啥样子 ？

dddddyx

voiluce 发表于 2023-12-1 10:07
这代码看着正常的 ~~~

综合之后啥样子 ？

综合后就显示标准单元的D输入没有和VDD连上