cdl怎么加密

aibbt · 发表于 2023-11-4 14:18:32

李艳小瓶子发表于 2023-11-3 13:39
你好！请问一下，如果不能加密，做ip项目的时候提供数据，cdl直接就给自己设计电路的网表，这不是等于被 ...

LVS不提供全的cdl，只提供top的subckt，

489315174 · 发表于 2023-11-4 21:38:22

李艳小瓶子发表于 2023-11-3 13:39
你好！请问一下，如果不能加密，做ip项目的时候提供数据，cdl直接就给自己设计电路的网表，这不是等于被 ...

不可以加密，但是可以全部flatten

andyfan · 发表于 2023-11-4 22:17:11

本帖最后由 andyfan 于 2023-11-4 22:20 编辑

意义不大，除非你版图也不给；不然版图抽个netlist，很快的；你不给版图，就需要FAB厂支持merge，哪自然cdl也不用给，反正LVS BOX；最终都是去FAB厂MERGE后再做LVS，但你GDS和CDL还是会给到FAB厂。

PS：好多年以前看过一家的ADC，给的CDL和版图做LVS一点问题没有，但是仿真不过，后面TRACE发现，版图上把MOM电容的的识别层删除了，CDL里面电容也删除了，原来MOM的地方改成了开路，所以LVS没问题，实际功能也不影响，但是要是TRACE能力差点，直接抄网表，就死透透的。

莫名晴天 · 发表于 2023-11-4 22:43:13

andyfan 发表于 2023-11-4 22:17
意义不大，除非你版图也不给；不然版图抽个netlist，很快的；你不给版图，就需要FAB厂支持merge，哪自然cdl ...

见过一个项目出事大概就是这个问题，

以为拿到的是完整的gds，结果流片回来测试才发现ip的gds有问题

李艳小瓶子 · 发表于 2023-11-6 10:11:49

andyfan 发表于 2023-11-4 22:17
意义不大，除非你版图也不给；不然版图抽个netlist，很快的；你不给版图，就需要FAB厂支持merge，哪自然cdl ...

大佬你好，你们做ip项目的时候是怎么提供的呢？cdl跟gds都完全提供吗？不存在合作方直接花小钱拿架构这种问题吗？

李艳小瓶子 · 发表于 2023-11-6 10:13:14

489315174 发表于 2023-11-4 21:38
不可以加密，但是可以全部flatten

大佬你好，这个flatten在什么地方进行设置，是不是flatten之后导入cdl只是一些零散的管子，合作方拿去自己整理的那种？

李艳小瓶子 · 发表于 2023-11-6 10:15:53

我有在cadence help内看见一个加密命令 spectre_encrypt[-i input_file][-o output_file][-all][-key 1l2]3]4] 正在尝试，但是又觉得意义不大，这里面的加密方法肯定也有解密的方式

李艳小瓶子 · 发表于 2023-11-6 10:18:22

莫名晴天发表于 2023-11-4 22:43
见过一个项目出事大概就是这个问题，

以为拿到的是完整的gds，结果流片回来测试才发现ip的gds有问题

你好，感谢大佬分享

李艳小瓶子 · 发表于 2023-11-6 10:21:43

aibbt 发表于 2023-11-4 14:18
LVS不提供全的cdl，只提供top的subckt，

大佬你好，我去问问领导，这种方式可以吗？谢谢

夹角鞋 · 发表于 2023-11-6 10:44:08

andyfan 发表于 2023-11-4 22:17
意义不大，除非你版图也不给；不然版图抽个netlist，很快的；你不给版图，就需要FAB厂支持merge，哪自然cdl ...

我也碰到一样的问题，也是ADC，他把好多电容省略了，电路里边会出现浮空PIN，即便你抽后仿参数也是作用不大，一般这种IP就是让你验证给的行为模型没问题就可以，不会再去验证他的功能，之前搞得头都大了

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