Xilinx ISE软件SYSTEM_JITTER时序约束参数的传递关系

innovation

FPGA内同步时序电路的运行时钟，受到这样一些（包括但不限于）因素的影响，不可避免的具有周期间抖动（Cycle-to-Cycle Jitter）：

• 电源噪声；
• FPGA内部时钟网络的复杂线路连接引起信号完整性问题；
• FPGA内部时钟网络上同步元件同时动作数量的变化…
  

当设计的目标运行时钟频率较高时，应考虑到时钟抖动对设计时序性能的制约。


Xilinx在UG612(v14.3) -- Timing Closure User Guide的194页“Clock Uncertainty”部分指明，设计者应通过System Jitter这一时序约束参数告诉工具软件，本设计预计将面临的时钟系统抖动情况，从而布局/布线、时序分析工具可根据设计者的要求对布局/布线进行优化，并给出考虑了时钟系统抖动的静态时序报告。UG612(v14.3)指明：XST软件为部分器件预置了缺省System Jitter参数（如，Spartan-6缺省为70ps），若设计者在UCF文件中指定了这一参数，则覆盖软件的缺省值，并推荐设计者按照300ps约束此参数。UG612中未对此参数传递关系做更多的说明，一个直观的理解是：设计者在UCF中指定多少，XST软件即按照多少进行时序优化及分析？

笔者近日一个基于Spartan-6 XC6SLX150的设计，其中部分电路设计为240MHz的运行时钟，决定在设计中添加System Jitter约束，发现这个参数在传递至XST时并不是直观的理解，而是将UCF中指定数据×√2传递至XST的时序分析工具，笔者对同一设计，测试了SYSTEM_JITTER = 300 ps、200 ps、100 ps、70 ps、50 ps、10 ps，共计6种情况，从XST给出的静态时序报告来看，均符合这一规律，测试结果如下：

请移步，我无意打广告，实在是eetop现在这个贴图太麻烦了…若对测试过程不感兴趣，只关心结论，到此结束。