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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 带隙基准温漂问题
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查看: 1527|回复: 9

[求助] 带隙基准温漂问题

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EHZ
发表于 2023-10-26 14:07:12 | 显示全部楼层 |阅读模式

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本帖最后由 EHZ 于 2023-10-26 14:08 编辑

电流模带隙基准，最上面1.21左右是ss，中间是tt，最下面是ff。
ff在高温时，会像上飘，但时如果把负温度加大，ss和tt又不符合条件了。
感觉和mos管有关。但是Vref的公式里也不和mos相关。
也单独仿了bjt，没有这种偏差
请问这种要怎么办？

屏幕截图 2023-10-26 140328.png
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发表于 2023-10-26 15:22:11 | 显示全部楼层
本帖最后由 狒狒的柯基 于 2023-10-26 15:57 编辑

带隙基准消除工艺角偏差一般需要trim
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Tombuli
发表于 2023-10-26 15:47:46 | 显示全部楼层
ff漏电比较严重造成的
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yjj_123
发表于 2023-10-26 15:54:43 | 显示全部楼层
上翘应该是高温MOS漏电导致的
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EHZ
 楼主| 发表于 2023-10-30 09:16:45 | 显示全部楼层


狒狒的柯基 发表于 2023-10-26 15:22
带隙基准消除工艺角偏差一般需要trim


我加了trim之后也只能改变电压的精度，对温漂的影响不大
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EHZ
 楼主| 发表于 2023-10-30 09:18:11 | 显示全部楼层


Tombuli 发表于 2023-10-26 15:47
ff漏电比较严重造成的


请问这个怎么解决呢？
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EHZ
 楼主| 发表于 2023-10-30 09:19:57 | 显示全部楼层


yjj_123 发表于 2023-10-26 15:54
上翘应该是高温MOS漏电导致的


确实，我换了bjt以及电阻，影响都不大。

那请问这个怎么解决呢？
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yjj_123
发表于 2023-10-30 09:44:04 | 显示全部楼层


EHZ 发表于 2023-10-30 09:19
确实，我换了bjt以及电阻，影响都不大。

那请问这个怎么解决呢？


如果是PMOS，把body和source接在一起，NMOS要看是不是有单独的井，有的话也可以这么接，这样可以缓解漏电的影响。
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EHZ
 楼主| 发表于 2023-10-30 11:27:40 | 显示全部楼层


yjj_123 发表于 2023-10-30 09:44
如果是PMOS，把body和source接在一起，NMOS要看是不是有单独的井，有的话也可以这么接，这样可以缓解漏电 ...


如果我的BG核心，没用pmos的cascode，只用一个pmos本身就是B和S连VDD的，这种情况还有什么解决办法吗？
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Tombuli
发表于 2023-10-30 14:32:15 | 显示全部楼层


EHZ 发表于 2023-10-30 11:27
如果我的BG核心，没用pmos的cascode，只用一个pmos本身就是B和S连VDD的，这种情况还有什么解决办法吗？ ...


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