带隙基准温漂问题

EHZ · 发表于 2023-10-26 14:07:12

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本帖最后由 EHZ 于 2023-10-26 14:08 编辑

电流模带隙基准，最上面1.21左右是ss，中间是tt，最下面是ff。
ff在高温时，会像上飘，但时如果把负温度加大，ss和tt又不符合条件了。
感觉和mos管有关。但是Vref的公式里也不和mos相关。
也单独仿了bjt，没有这种偏差
请问这种要怎么办？

狒狒的柯基 · 发表于 2023-10-26 15:22:11

本帖最后由狒狒的柯基于 2023-10-26 15:57 编辑

带隙基准消除工艺角偏差一般需要trim

Tombuli · 发表于 2023-10-26 15:47:46

ff漏电比较严重造成的

yjj_123 · 发表于 2023-10-26 15:54:43

上翘应该是高温MOS漏电导致的

EHZ · 发表于 2023-10-30 09:16:45

狒狒的柯基发表于 2023-10-26 15:22
带隙基准消除工艺角偏差一般需要trim

我加了trim之后也只能改变电压的精度，对温漂的影响不大

EHZ · 发表于 2023-10-30 09:18:11

Tombuli 发表于 2023-10-26 15:47
ff漏电比较严重造成的

请问这个怎么解决呢？

EHZ · 发表于 2023-10-30 09:19:57

yjj_123 发表于 2023-10-26 15:54
上翘应该是高温MOS漏电导致的

确实，我换了bjt以及电阻，影响都不大。

那请问这个怎么解决呢？

yjj_123 · 发表于 2023-10-30 09:44:04

EHZ 发表于 2023-10-30 09:19
确实，我换了bjt以及电阻，影响都不大。

那请问这个怎么解决呢？

如果是PMOS，把body和source接在一起，NMOS要看是不是有单独的井，有的话也可以这么接，这样可以缓解漏电的影响。

EHZ · 发表于 2023-10-30 11:27:40

yjj_123 发表于 2023-10-30 09:44
如果是PMOS，把body和source接在一起，NMOS要看是不是有单独的井，有的话也可以这么接，这样可以缓解漏电 ...

如果我的BG核心，没用pmos的cascode，只用一个pmos本身就是B和S连VDD的，这种情况还有什么解决办法吗？

Tombuli · 发表于 2023-10-30 14:32:15

EHZ 发表于 2023-10-30 11:27
如果我的BG核心，没用pmos的cascode，只用一个pmos本身就是B和S连VDD的，这种情况还有什么解决办法吗？ ...

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