为什么NMOS管s电压下降的瞬间，会有电流从D流出?

红红的西瓜 · 发表于 2023-10-10 11:35:13

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本帖最后由红红的西瓜于 2023-10-10 11:36 编辑

如图所示，在某一时刻源端电压下降，下降过程会有电流从漏极往上流出，并且这个电流和沟道长度呈正相关，这是为什么呢？

红红的西瓜 · 发表于 2023-10-10 22:16:45

在PLL的CP中遇到类似的问题，请各位帮忙看看

xdy609841687 · 发表于 2023-10-11 11:27:06

不懂帮顶

imefox · 发表于 2023-10-11 13:50:52

是不是AVDD18和AVSS没有给电压

红红的西瓜 · 发表于 2023-11-25 15:13:47

imefox 发表于 2023-10-11 13:50
是不是AVDD18和AVSS没有给电压

给了的，并且T家和S家都有这个仿真现象

jojenwong · 发表于 2023-11-27 10:06:10

不懂 mark一下，gate端的电流为啥也会有电流流进去，s端的流出电流增大，d端也会有流出的电流，不合理啊

勿忘心安 · 发表于 2023-11-27 11:29:56

楼主，我用t工艺搭出来的跟你一样的电路仿真出来并没有这种现象啊

红红的西瓜 · 发表于 2023-11-28 11:11:37

勿忘心安发表于 2023-11-27 11:29
楼主，我用t工艺搭出来的跟你一样的电路仿真出来并没有这种现象啊

我用的是.18。
你把L调大一点试试看呢

勿忘心安 · 发表于 2023-11-28 11:43:12

红红的西瓜发表于 2023-11-28 11:11
我用的是.18。
你把L调大一点试试看呢

那估计是工艺为问题，我用的是22的

红红的西瓜 · 发表于 2023-11-28 11:47:32

勿忘心安发表于 2023-11-28 11:43
那估计是工艺为问题，我用的是22的

比较大的L也没有这个现象吗？我用小L，这个现象不明显，大的L会明显起来。

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