怎么解决ICC2中的filler1 gap问题？

pmic · 发表于 2023-10-8 23:31:45

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本人用ICC2跑t28nm工艺时，发现flow跑完，添加完filler后，整个chip有很多filler1大小的空隙，但是filler库里面最小的filler都是filler2，所以怎么能避免这些空隙的出现。现在跑calibre drc时发现，如果两个ULVT的cell之间有这种小空隙的话，就会报很多VTUL_N.S/VTUL_P.S的base drc，目前看必须要挪cell才能解决。不知道各位大神有什么解决方法吗？

lzqxiang · 发表于 2023-10-9 09:27:42

ICC不知道，innovus可以使用命令"setPlaceMode -place_detail_legalization_inst_gap 2"

IvenC · 发表于 2023-10-9 09:45:37

place前就要设置好space rule避免这种空隙的；只能重做了

zero_0 · 发表于 2023-10-9 09:47:21

经典的解决办法是给所有stdcell加spacing rule, 禁止1个site unit的space
set_lib_cell_spacing_label -names {X} ...
set_spacing_label_rule -labels {X X} {1 1}

pmic · 发表于 2023-10-9 10:22:04

zero_0 发表于 2023-10-9 09:47
经典的解决办法是给所有stdcell加spacing rule, 禁止1个site unit的space
set_lib_cell_spacing_label -nam ...

这样设置后是不是所有的cell也不能有挨在一起的情况了？

Jashy · 发表于 2023-10-9 10:49:12

pmic 发表于 2023-10-9 10:22
这样设置后是不是所有的cell也不能有挨在一起的情况了？

只是不能有一倍宽度的space出现，挨在一起没关系

pmic · 发表于 2023-10-9 11:15:12

Jashy 发表于 2023-10-9 10:49
只是不能有一倍宽度的space出现，挨在一起没关系

那ICC2里面是用命令set_placement_spacing_rule 还是用set_floorplan_spacing_sules设呢？

pmic · 发表于 2023-10-9 11:36:01

谢谢大家，我试一下哈

pmic · 发表于 2023-10-20 11:56:49

问题解决啦，谢谢大家！

sugus86 · 发表于 2024-10-14 18:11:09

zero_0 发表于 2023-10-9 09:47
经典的解决办法是给所有stdcell加spacing rule, 禁止1个site unit的space
set_lib_cell_spacing_label -nam ...

这个要每个lib_cell都设置一遍吗，那组合起来太多了。还是可以一个命令搞定

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