设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 支持可编程迟滞的高速比较器设计思考
12
返回列表 发新帖
楼主: szy0956

[讨论] 支持可编程迟滞的高速比较器设计思考

[复制链接]
szy0956
 楼主| 发表于 2023-11-2 16:00:55 | 显示全部楼层
现在项目方要求做到10mV步长的16档位以上的可调迟滞窗口，并且规定了必须使用CML结构的latch型比较器（支持输出端接50欧姆阻抗）。
想问问看，CML结构的比较器如何实现10mV这么小的可调迟滞窗口，是怎样的结构呢？有没有论文推荐？
回复 支持 反对

使用道具 举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /3 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-5 11:02 , Processed in 0.012629 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表