支持可编程迟滞的高速比较器设计思考

szy0956

项目要求做一个支持可编程迟滞的高速比较器，
要求双入单出，比较器输入为NRZ信号，输入电压范围：-0.6~2V（NRZ的Vpp），速率：DC to 10GHz，输入支持电缆损耗补偿（3档时间常数调节，最大3dB），支持可编程迟滞，迟滞分辨率大于4 bits，0.13um BiCMOS工艺（无vertical pnp），等效上升时间30ps，支持电压和电流反射钳位保护

这其实是对标ADI的一项产品ADATE320定的指标，找了论文很难找到合适的，很多比较器是用于ADC中的latch型比较器，但是没有可编程迟滞的功能。普通的迟滞比较器，又很难达到10G速率要求的比较器传输时延（这里我的理解是在1/10G s的时间里需要完成比较，则比较器的传输时延应当小于1/10G s）。指标里提到支持电缆损耗补偿，甲方的意思是在输入端先接一个CTLE模块，再连接比较器，这种类型的比较器用法也找不到类似的论文。

现在有点迷茫，不知道选择怎样的结构，设计思路是怎么样，在latch型的高速比较器中加入迟滞的功能吗（这里我也有个小疑问，迟滞功能本身可以灵活地加在不同电路中吗）？还是在普通的迟滞比较器前端加上几个预放大级？所以来问问大佬们有没有什么高见，或者有推荐的书籍或者论文吗？

附上一张ADATE320的功能框图

icdane

你的输入端看到的最小nrz幅度将是多少？

szy0956

icdane 发表于 2023-10-9 04:51
你的输入端看到的最小nrz幅度将是多少？

输入电压范围：-0.6~2V，就是NRZ的Vpp，这个模块要用负电源电压，初步确定用-1.2V

nanke

是否可以考虑用两个比较器实现。

nanke

CTLE模块，再连接比较器，这个不常见吗，serdes rx不是这样的吗？

szy0956

nanke 发表于 2023-10-9 10:47
是否可以考虑用两个比较器实现。

emmm，两个比较器是怎么个思路呢？

nanke

szy0956 发表于 2023-10-9 15:22
emmm，两个比较器是怎么个思路呢？

迟滞就是


if output=1
vth=vth_low
else
vth=vth_high
那可以切换比较阈值

也可以用两个比较器
根据上一次比较结果，选择用哪个比较器的输出，这个可以通过latch实现。

szy0956

经过各种结构的尝试，我现在使用了下面论文给出的动态CML比较器结构。使用正电源电压3.3V，负电源电压-2V，CLK信号为-2到3.3V的方波信号，频率1MHz。


比较器的延时能满足10Gbps NRZ数据速率的要求，裕量足够。但这个结构的迟滞效果并不理想，指标要求做到10mV可调迟滞窗口（步长10mV），共16个挡位以上。但现在调整了多处地方，大约能满足步长30mV，想问一下大佬们这个10mV的步长可以在这个结构中实现吗？需要加入什么结构或者对哪个参数调整才能实现呢？

szy0956

顶一下，别沉了

szy0956

再顶一下，大佬们来看看那