2004 具有基于DLL的时钟合成器的双通道10位200MSPS流水线D/A转换器 翻译（一）

dalina

------本帖由eetop的dalina翻译自Gabriele Manganaro的“ A Dual 10-b 200-MSPSPipelined D/A Converter With DLL-Based Clock Synthesizer”---------未经许可不得转载---------   

摘要——本文介绍了一款适合通信应用的双通道10位/200 MSPS流水线数模转换器(DAC)。通过电路技术已经克服了先前的实现限制。使用4金属层3.3V0.5m BiCMOS技术设计了一个原型，它采用片上延迟锁定环路(DLL)合成的三相时钟工作。对于34 MHz、2 Vpp的合成正弦波，DAC显示9.7有效位和70dB无杂散动态范围和200 MSPS的输出速率。两个DAC、基准电压源和DLL总共占据2.28mm^2的有效面积，全速时功耗为693 mW。 关键词—模拟集成电路、BiCMOS模拟集成电路、数据转换、延迟锁定环、数模转换、集成电路设计。

I. 介绍

数字调制发射机需要高速、高线性度的双通道数模转换器(DAC)。电流导引DAC中的谐波失真通常被称为模拟输出。 “毛刺”通常是由于 DAC 开关的传播延迟不相等造成的

[11],[12]. 流水线DAC (P-DAC)是一种开关电容(SC)DAC，它本身不会出现“毛刺”问题 [1]-[3].

由于 P-DAC 在高频下具有持续的动态线性性能，因此它有望取代电流导引方法。此外，在P-DAC 中，其 SC 内核中的单元数量与分辨率成正比。这与电流导引 DAC 形成对比，在电流导引 DAC 中，即使采用多级分段，电流源的数量也会随着位数的增加而呈指数增长[11].

P-DAC 的动态线性度主要受杂散灵敏度和输出电压压摆率的限制。P-DAC的另一个限制是其开关电容放大器级的驱动能力降低。这在新兴的片上系统中不太严重，因为DAC之后的RF级集成在同一个芯片上使用数据转换器。这里介绍一款双通道10位/200 MSPS P-DAC。一些现有的动态线性限制已经被显著地使用电路技术降低，特别是压摆率引起的失真、杂散灵敏度和SC放大器输入端的信噪比(SNR)。此外，延迟锁定环路(DLL)合成所需的低抖动三相时钟。

双通道DAC设计用于宽带无线局域网(WLAN)接入点，是更复杂的基带芯片的一部分，还包括本文未讨论的模数转换器(ADC)。在这种应用中，DAC输出的带宽限制在45 MHz(~fs/4)。然而，此处报告的是超出此范围的实验DAC性能。双通道DAC和DLL集成在4金属层3.3V SiGe(fT = 27GHz)0.5um BiCMOS 技术上。严格来说，P-DAC是纯CMOS实现。但选择BiCMOS技术取决于同一芯片上集成的模数转换器的性能要求。不过，我们确实利用了npn晶体管来设计低抖动DLL和高线性度输出缓冲器。

本文的结构如下。在第二部分描述了先前的实现和限制之后，第三部分介绍了建议的DAC架构和相应的设计选择。第四节讨论用于驱动片外低阻抗负载的输出缓冲器。第五节讨论了动态链接库。最后，第六节报告了实验结果，第七节得出了结论。

II.     流水线数模转换器

A.    操作原理

让b = [b1,b2,...bN] 作为DAC的输入，其中 b1 是最低有效位(LSB), bN是最高有效位(MSB)。让 fs 作为输出更新速率，而 Vref1 和 Vref2 是两个参考(直流)电压电平。

P-DAC架构首次在[1]中被介绍，并在随后的[2]和[3].图1所示为差分实施的半原理图，其中包括寄生电容Cp1-Cp4，我们最初会忽略不计。

三相时钟{phi1,phi2,phi3}设置DAC工作的基本时序。图1的电路可视为由两个主要模块组成:左侧所示的准无源DAC内核，终止于节点A；右侧所示的电压缓冲器[2],[3].

DAC 核心由 N+1（理想情况下）相同的 SC 单元阵列组成，每个 SC 单元包括一个电容器、一个电荷重新分配开关 S、一个将 C 连接到 Vref1 或 Vref2 的预充电复合开关^2 Sref， 对应位状态bk。

                               
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图 1. 流水线 DAC 差分实现的半示意图，包括寄生电容器 C 。为了避免混乱，未显示共模反馈。

                               
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图 2. 拟议 DAC 差分实现的半示意图，包括寄生电容器 C 。为了避免混乱，未显示共模反馈。

                               
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图 3. 图 2 所示 DAC 的控制相位

前面这些和1989年的很相像，感兴趣的请自行查看本人之前翻译的“1989准无源CMOS流水线D/A转换器 翻译(一)、（一）（续）、（二）”。以及本人第一个资源分享里的"2004 A_dual_10-b_200-MSPS_pipelined_D_A_converter_with_DLL-based_clock_synthesizer"

本篇里用到的DLL：

V. 基于 DLL 的相位综合

DAC 操作需要非重叠的三相时钟。 先前的实现使用了 3 级环形计数器 [3]。 然而，这是一个分频器，需要 3fs 主时钟来生成频率为 fs 的三相。 或者，可以考虑使用 PLL [使用环形振荡器 (RO)] 或 DLL。

关于孔径抖动导致的 DAC 信噪比下降 [11]，临界边沿和开关分别是图 2 中 MSB 单元的 phi3 和 S2 的上升沿，因为它们决定了在 DAC 输出更改为新的电压电平。

如果使用 RO（在 PLL 中），则可以通过使用低抖动主时钟选通振荡器的相位之一来合成关键相位。 然而，众所周知，DLL 的压控延迟线 (VCDL) 引入的抖动通常比 RO 少得多，因为与 RO 相比，VCDL 的输出波形的后续过零之间固有的时间相关性降低[10]。 这促使我们选择 DLL。 类似地，phi3直接源自具有最少门级数的主时钟。

无论使用 PLL 还是 DLL，RO 或 VCDL 的调谐范围都会限制 fs 的范围。 DLL的框图如图5所示。图中，VCDL是压控延迟线，PD是相位检测器和电荷泵，LPF是由电荷泵驱动的环路滤波器。 为了最大限度地减少共模干扰引起的抖动（例如，来自基板、相邻电路或电源的抖动），整个 DLL 均采用全差分电路进行设计。

                               
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图 5.DLL 框图

操作原理如下。 频率上的差分时钟被馈送到 VCDL，VCDL 由级联的全差分有源延迟元件组成，每个延迟元件产生一个延迟时钟信号对。 每个元素的延迟为

                               
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其中Tf是固定的，而τ(Vctrl)可以由Vctrl控制。 VCDL 生成四个延迟对 P1、P3、P5、P7，每个延迟对彼此相隔 Td 秒。 为了确保级间匹配，Td = T/3 = 1/(3fs)，DLL 将控制 VCDL，以便 P7 与 P1同相 (P7(t)) = P1(t+T))。P1、P3、P5 组被提供给时钟发生器，时钟发生器产生 DAC 所需的三个不重叠的相位，以及上一节中讨论的其他控制相位。

通过推理如图 6 所示的众所周知的 2 时钟相位发生器，可以得到一个 3 时钟相位发生器，其中 {phi1,phi2,phi3} 是非重叠相位。这里，N0 用于避免不期望的状态和自振荡。 该电路由P1、P3、P5的上升沿触发。

                               
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图 6. 三相时钟发生器

VCDL 的差分性质可能表明 VCDL 的核心可以只使用三个差分延迟元件，如图 7 所示，其中 E 表示相位发生器检测到的上升沿。 用于驱动相位发生器的信号应为 P1p、P3p 和 P2n。 然而，如图所示，如果 VCDL 中的信号没有 50% 占空比，则 Ta = T/3，但 Tb ≠ Tc ≠ T/3。 它们中最短的会限制电容 DAC 的稳定。

                               
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图 7. 具有三个延迟级的 VCDL 内核的输出相位。

为了克服这一限制，设计了 6 延迟单元核心。 如图 8 所示，无论主时钟的占空比如何，这都提供了必要的均匀间隔波形 P1、P3、P5 和相应的上升沿。 此外，使用六个核心单元使我们能够将 VCDL 的调谐范围扩大到 3 单元情况之外。