Sigma Detla ADC中理想运放替换问题

学不会sdm的菜鸡 · 发表于 2023-9-20 22:15:01

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本帖最后由学不会sdm的菜鸡于 2023-9-20 22:16 编辑

小弟做了一个4阶连续时间的SD-ADC，开始的积分器用veriloga写的理想运放，其余电路均为理想电路，cadence仿真SNDR可以达到97dB，当把第一级积分器理想运放换成实际运放后，仿真结果SNDR降低1.8db；再把OTA2替换之后，SDNR又降低了12db，不知道是由什么原因造成的。现在实际运放的GBW和增益已经做得足够高了，继续增大对SNDR没有帮助。请问各位现在两者的差距这可能是由什么造成的？

学不会sdm的菜鸡 · 发表于 2023-9-20 23:20:59

左图和右图分别是同时替换OTA1,2和只替换OTA1的频谱图，求大神指点！

castrader · 发表于 2023-9-21 08:08:38

OTP1下降是正常的，OTA2从理论上不应该导致这么大的变化，那么最大的可能就是OTA2的输出幅度不够，大信号摆幅下，OTA2性能甚至功能出现问题了。

waley · 发表于 2023-9-21 09:59:26

agree castrader's comment

学不会sdm的菜鸡 · 发表于 2023-9-21 12:37:28

本帖最后由学不会sdm的菜鸡于 2023-9-21 12:47 编辑

castrader 发表于 2023-9-21 08:08
OTP1下降是正常的，OTA2从理论上不应该导致这么大的变化，那么最大的可能就是OTA2的输出幅度不够，大信号摆 ...

感谢回复，这是我系统里OTA2输出端的波形，范围差不多在0.76-1.05之间；下面这张图是我OTA2设计时输出级的工作点，输出摆幅不是在（2*Vdsatn，1.8-2*Vdsatp）之间都可以吗？这样看输出幅度是不是够的？还是我哪里分析的有问题，求指点。OTA2的增益和GBW应该是没有问题，我把它放在一个单独的RC积分器里，测出来的UGB值跟理论值1/（2pi*RC）基本一致，这样应该就不是增益和GBW的问题吧?

学不会sdm的菜鸡 · 发表于 2023-9-21 12:38:37

waley 发表于 2023-9-21 09:59
agree castrader's comment

感谢回复，我在下面回复的分析是哪里有问题吗？求指点

castrader · 发表于 2023-9-21 14:08:10

你这个电路这么采集共模，没有DC通路，不怕根本就建立不起来吗？

学不会sdm的菜鸡 · 发表于 2023-9-21 14:13:46

本帖最后由学不会sdm的菜鸡于 2023-9-21 14:39 编辑

castrader 发表于 2023-9-21 14:08
你这个电路这么采集共模，没有DC通路，不怕根本就建立不起来吗？

没太理解您的意思，我第二级的共模反馈环路是这样的。输出级加的电容是为了提高共模环路相位裕度，提高稳定性的

castrader · 发表于 2023-9-21 15:08:56

嗯这样共模反馈是没问题，看vds似乎也没大问题。摆率和GBW如何？

学不会sdm的菜鸡 · 发表于 2023-9-21 15:11:50

castrader 发表于 2023-9-21 15:08
嗯这样共模反馈是没问题，看vds似乎也没大问题。摆率和GBW如何？

GBW理想运放时给的120Mhz性能就没问题了，我实际OTA2发现增大到两三百都不够，sr没测过，不过电流已经给这么大了，sr应该够吧？在想是不是别的什么原因..另外，大侠方便的话，您看能否加个联系方式交流，不胜感激。

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