采用 1um CMOS 的单芯片 900 MHz 扩频无线收发器 第一部分：架构和发送器设计(翻译二)

dalina

-------本帖由eetop的dalina翻译自Ahmadreza Rofougaran的“ A Single-Chip900-MHz Spread-Spectrum Wireless Transceiver in 1um CMOS—Part I: Architectureand Transmitter Design”---------未经许可不得转载---------

                               
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B、D/A转换器

DAC 在数百兆赫兹的时钟速率下运行通常使用电流控制。 尽管这最初是一种利用差分对作为快速电流开关的双极电路技术，但它也已在CMOS 中以视频速率使用。 通过在二进制和分段电流源之间进行适当划分，这些DAC 在不进行微调的情况下显示出接近12 b 的静态积分线性度，但电流切换中的“毛刺”或与代码相关的瞬态会导致其性能在高时钟速率下下降。 当 DAC 合成正弦波时，离散时间步长中的毛刺会在其频谱中产生杂散音调（杂散）。 通常，毛刺大小与代码非线性相关，从而产生非谐波杂散。 接近正弦波频率的杂散无法被过滤。

该收发器使用无干扰的高速 CMOS DAC。 DAC 对每个离散时间输出采样并保持三分之二的时钟周期，同时计算下一个输出； 然后在剩余的三分之一时钟周期内重置为零。 DAC 的核心工作原理是通过 FET 开关连接的等值电容器阵列中的电荷平分原理 [16]（图 5）。 这是电荷传输器件的电路级实现，与电荷耦合器件 (CCD) 一样，正确的操作需要具有三个不重叠相位的时钟，以确保从最低有效位 (LSB) 到最高有效位(MSB)的单向电荷流。

从在每个时钟周期开始时充电为低电平的初始电容器开始，根据位值将电容器预充电至低（VLO）或高（VHI）参考电压。 然后，电荷通过右侧的电容器重新分配而被平分。 经过各级传播后，电荷等于按位二进制加权的参考值C(VHI-VLO)，并叠加固定偏移电荷CVLO。 该偏移量在差分实现中并不重要。

                               
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该 D/A 转换器的操作采用流水线方式，每个时钟周期都会产生一次新的转换 [16]。 当前 DAC 输入字的最低有效 3-b 半字节应用于前三个 DAC 级，它们按照时钟的三个相位设置的顺序交互； 延迟一个时钟周期的下一个 3-b 半字节应用于接下来的三个阶段； 接下来的 3-b 半字节延迟了两个时钟，依此类推（图 6）。

10-b DAC 由 11 个相等的单位电容器级联实现。此 DAC 中存在多种可能的不准确性来源。 首先是单位电容器的不匹配。 MOSIS 1-um CMOS 技术中可用的电容器由重掺杂 n+ 区域上的多晶硅栅极形成。 这些电容器的匹配数据来自 MOSFET 匹配的实验研究 [17]，该研究表明，给定偏压下 FET 电流的变化与多晶硅栅极面积成反比，多晶硅栅极面积是 FET 栅极电容失配的悲观度量。

                               
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有关电容器匹配的数据随后发表[18]。从这两个来源可以发现，要实现 10-b 整体 DAC 线性度所需的 0.1% 标准偏差，电容器板面积必须至少为 400 um^2 ，在此结构中产生 0.5 pF 的电容。严格来说，只有该非分段 DAC 中的最后两个 MSB 级必须匹配此精度，而前面每个级中的匹配可能会逐渐放宽 2×，而不会产生明显影响。为了简化自动布局生成，实际 DAC 在每个电荷重新分配单元中使用相同的电容器。

DAC 不准确的其他三个可能来源是： 每个 DAC 电容器之间的 FET 开关的电压相关结电容；通过 FET 的电荷注入切换至 DAC 电容器；并联 DAC 电容器和单元间开关的线间电容。当两个最初电荷不等的电容器并联时，如果电容器匹配，则电荷恰好平分，并且总电荷在瞬态期间保持不变。这就是 DAC 操作所需的全部内容（图 5）。如果两个匹配的电容器与电压相关，则最终电压可能不是两个电容器上的初始电压的平均值，但电荷是。因此，电压依赖性并不重要；仅结电容必须匹配良好。

FET 将固定或与信号相关的杂散电荷注入 DAC 电容器。 当栅极电压在导通时升高时，它首先通过栅极下方的耗尽区将电荷转移到衬底中。 当 FET 进入反转时，不断变化的栅极电压会调制反转层，从而将电荷转移到源极端子或漏极端子（在 NFET 开关的情况下，转移到电位较低的端子中）。

在 phi1 期间，电容器预充电至固定电压，并在此阶段结束时，当 FET 关闭时，它会通过栅极重叠电容向 DAC 电容器注入固定的杂散电荷。 这会改变电容器上的参考电压，导致 DAC 中出现增益误差，但不会产生非线性。 然而，在 phi2 和 phi3 的上升沿，FET 开关在栅极电压下进入反转，该栅极电压取决于连接到任一侧的电容器上存储的电压中较小的一个。

在栅极电压的剩余偏移期间，FET 向电容器注入与信号相关的电荷。在这两个阶段结束时，FET 提取大部分注入电荷，但现在由于两个电容器电压相等，FET 在比以前更高的栅极电压下关闭，留下少量与信号相关的电荷。仿真表明，这种效应会在合成正弦波上引入低于 -70 dBc 的杂散。互补开关首先消除了 NFET 和 PFET 造成的时钟馈通。

只要每个DAC级完全相同，分流DAC电容的杂散布线电容不会造成问题。有点出乎意料的是，分流电池间开关的杂散电容会产生最大的动态非线性。在φ2期间在一对单元之间重新分布的电荷通过该杂散电容泄漏到相邻的单元电容器中，在φ3期间污染样品。

由于流水线操作，随着合成正弦波频率的上升，相邻单元的电压差会增大，导致更大的误差电荷通过级间的杂散电容泄漏。通过分隔每个DAC单元，这种单元间杂散电容可降至几毫微微法，这也是DAC物理尺寸较大的原因。由于这种改进的布局，这里的合成正弦波频谱(图7)中的杂散水平比早期版本[19]中报告的低得多。在低合成频率下，各种谐波都位于 -62 dBc或更低，而在高合成频率下，最大杂散音调升至-57dBc。在此频谱中，很难区分混叠谐波和非谐波杂散音调。合成频谱的测量噪声基底比理论量化噪声水平高大约1 dB。

                               
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图 7. 由独立 DDFS/DAC 合成的正弦波的测得频谱：(a) 合成 200 kHz，(b) 合成 16 MHz，包含近距离杂散音调的详细信息