128b/130b编码协议下的CDR设计

生若夏花_Hrej

想请教一下大家CDR设计的问题，采用8b/10b时数据的DC平衡很容易保证。但是采用128b/130b的时候不可避免的会出现长0和长1的线下，这个时候是不是CDR就没办法根据边沿信息来调整时钟保证误码率了

knowworlds

这里涉及到CDR系统的连0连1的容忍度。你要看你设计的CDR是不是可以容忍这么长的0和1。我不知道128b/130b最长的长0长1要多少UI。但是连着15到20个1/0 应该是有机会的。

生若夏花_Hrej

knowworlds 发表于 2023-9-18 14:35
这里涉及到CDR系统的连0连1的容忍度。你要看你设计的CDR是不是可以容忍这么长的0和1。我不知道128b/130b最 ...

谢谢大佬，我和我的导师沟通了下，确实要设计这种能够容忍长0和长1的cdr。但后我也搜了一些资料，只能找到大概至少需要容忍21个长0长1 ，实在找不到怎么设计这种cdr，不知道相比传统的cdr要做那些结构和性能上的改进。。大佬你知道这种要怎么弄嘛，或者有没有相关的文献呀。。我连着搜了两礼拜了都没找到合适的

knowworlds

生若夏花_Hrej 发表于 2023-9-22 09:45
谢谢大佬，我和我的导师沟通了下，确实要设计这种能够容忍长0和长1的cdr。但后我也搜了一些资料，只能找 ...

我是个小兵，大家多交流。我说下我的理解，有一些可能不太对，因为有点忘了。CDR是个二阶系统，他最重要的参数就是Kp/Ki。不管是模拟的ACDR还是数字PI做的DCDR，都有这两个东西。Kp是比例通路，Ki是积分通路。长0长1的时候，比例通路和积分通路都会起作用去追相差，但是我理解在20UI以内应该起作用的主要还是Kp，也就是比例通路。你应该需要把Kp做的稍微低一些，这样连0连1之后不会保证CDR失锁应该就可以。相应的你的Ki应该也要调整去保证CDR环路的稳定性。如果有不对，请大佬指正。谢谢。

09微电子小贝

生若夏花_Hrej 发表于 2023-9-22 09:45
谢谢大佬，我和我的导师沟通了下，确实要设计这种能够容忍长0和长1的cdr。但后我也搜了一些资料，只能找 ...

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