LVS pin不匹配问题

还原氢 · 发表于 2023-9-15 16:33:08

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LVS时innovus 吐出来的cdl与gds对比，会报出一个pin不匹配的问题，但是经过查看发现网表中这个pin的定义和后面pin的连线，数量和顺序都是可以对的上的。

layout里面也有这个pin，这个pin是数字内核一个散着的module的输出pin。
如果cdl中不删掉这个pin和后面的连线，那么LVS结果都跑不出来，在中途就会报那个pin不匹配的ERROR，说cdl不可读。
如果cdl中删掉这个pin和后面的连线，LVS可以跑出来结果，但也会报这个pin连接的net的问题，会报网表中有两条net，但gds中只有一条net
有没有大佬能指点迷津一下？

aqiqiqiqi · 发表于 2023-9-15 17:18:32

你跑的是顶层还是block的lvs？ports数目是否对的上？

还原氢 · 发表于 2023-9-15 17:37:39

aqiqiqiqi 发表于 2023-9-15 17:18
你跑的是顶层还是block的lvs？ports数目是否对的上？

数字顶层的lvs，如果把那个不匹配的port删掉，ports的数量是可以对上的，报的错误是net数量对不上，因为我cdl删掉那个pin和对应的pin=net了

aqiqiqiqi · 发表于 2023-9-18 11:30:22

看着怪，可以尝试把有问题的block给它black box，看看能否跑过，然后再去检查内部，看看是否有tie cell，short的问题，绕线工具的lvs是否通过了

还原氢 · 发表于 2023-9-18 14:54:43

本帖最后由还原氢于 2023-9-18 14:55 编辑

aqiqiqiqi 发表于 2023-9-18 11:30
看着怪，可以尝试把有问题的block给它black box，看看能否跑过，然后再去检查内部，看看是否有tie cell，sh ...

这是一个散在数字顶层的module，box不了，而且也不能用hcell。目前calibre没有报有短路的问题，现在就关于那个port问题的一个lvs的错误，其他都没问题。

IC后端小楠 · 发表于 2023-9-24 12:07:07

顶一下，我也遇到了这个问题

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