延时芯片输出管脚被下拉

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设计一款延时自动开机电路，使用的延时芯片PIN1脚是开漏输出，发现不接后端就会正常延时输出VDD（VDD是4.2V），然后接入后面三极管（带电阻或者不带电阻）基极，都会造成延时芯片1脚输出被下拉到1.8V，很奇怪为啥会出现这种情况，跪求大佬解答~

补充：图片R0931实际是贴的；然后我不贴Q0903是延时输出正常4.2V，后端仅贴Q0903，马上被下拉到1.9V。

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和厂家沟通，发现是后端三极管B端电阻分压，但是不影响功能，若担心电压过低无法正常通断三极管，可以改变电阻阻值，强shang

icdane

在rat_l和三极管之间接一个超大电阻就可以了

子车天纵

这个三极管用MOS管就没这问题了吧

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icdane 发表于 2023-9-20 22:23
在rat_l和三极管之间接一个超大电阻就可以了

哎，参考设计都归档提供给客户使用了，而且也生产贴片回来使用了，再加电阻只能看后面有机会要不要改版的时候修改下。

qwe123zxc123

子车天纵 发表于 2023-9-21 10:12
这个三极管用MOS管就没这问题了吧

哎，参考设计都归档提供给客户使用了，而且也生产贴片回来使用了，再加电阻只能看后面有机会要不要改版的时候修改下。而且选用的延时芯片是OD输出，只能说改上拉电阻阻值是最简洁的方法，保证电路设计功能正常使用。

子车天纵

qwe123zxc123 发表于 2023-9-21 11:14
哎，参考设计都归档提供给客户使用了，而且也生产贴片回来使用了，再加电阻只能看后面有机会要不要改版的 ...

只改大电阻不一定有效吧，三极管基极电流对这里的压降也会有影响吧。

qwe123zxc123

子车天纵 发表于 2023-9-21 12:21
只改大电阻不一定有效吧，三极管基极电流对这里的压降也会有影响吧。

是的  毕竟芯片是OD输出 没法子