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zhengzih 发表于 2023-11-1 11:43 遇到了一样的问题,请问解决了吗
ChenJiang18 发表于 2023-12-28 18:09 解决了,是verilog里的一个实例化代码写法的问题,换个写法就不报错了
lay_ 发表于 2024-1-22 18:47 你好,我也碰到了这个问题,麻烦问下实例化代码写法如何修改的呀?
ChenJiang18 发表于 2024-1-25 20:11 不要同时定义几个实例,分开定义
zhengzih 发表于 2024-2-4 10:39 是的,谢谢楼主。我这边的解决方式是新建一个专用于ams的仿真view,里面再把这个器件包起来就可以解决了 ...
zioxz2 发表于 2024-5-7 00:22 谢谢提供建议,请问有具体操作吗?
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