FPGA使用jesd204b接口同步接收多个ADC的时钟处理问题

yif1878 · 发表于 2023-8-21 11:39:03

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大佬们好，我要用altera的FPGA同步接收8块ADC的采样数据，FPGA内部例化了8个jesd204b Ip核，我打算这8个IP核在FPGA内部共用一个device 和sysref信号，对于外部的8个ADC，它们的配置是完全一样的，现在的问题是，我如何给这8个ADC和FGPA配置device clk和sysref？我用了一个叫LMK04828的时钟芯片，这个芯片最多有14个输出，如果成对输出device clk和sysref的话，最多输出7对。那我现在FPGA加8块ADC芯片，一共都要9对了，显示不够用。我在想能不能用两块LMK04828,将它们的输入接到同一个晶振，然后用这两块来产生共9组device clk和sysref信号。或者我在想，我ADC的采样时钟频率并不高，就100M,那我能不能就从一个LMK04828输出9个device clk，然后另外输出一个sysref信号，将这个信号共用给FPGA和8块ADC。因为我看协议这个sysref信号就是device clk采样到上升沿之后复位LMFC的，那为什么不能一个接出去呢，难道非要成对输出？

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TUJzzz · 发表于 2023-8-24 12:39:06

从来没考虑过这样的问题，没啥思路，帮顶一下。

yif1878 · 发表于 2023-8-25 11:25:41

和德州仪器支持讨论了一下，原来不用时钟芯片成对输出，只需要输出一对配上时钟扇出芯片扇出8对就行了

yif1878 · 发表于 2023-8-25 11:31:05

本帖最后由 yif1878 于 2023-8-25 12:22 编辑

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拾冠 · 发表于 2023-8-25 11:44:25

LMK04828有模式支持级联，应该两片一起用然后成对使用clk和sysref。虽然每个时钟都能保证确定的相位关系，可能成对的两个间skew更好吧。

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