高频数字信号输出该怎么驱动？

kjhe

输出3G的数字时钟信号，PAD和封装模拟负载10pF，请问如何设计输出BUFFER，以获得理想不失真的输出信号？

（尝试采用过级联树形数字BUFFER，但是输出信号会耦合到到数字电源，导致核心电路功能恶化）

knowworlds

   

kjhe 发表于 2023-8-22 11:18
请问高速IO是指什么呢？我们版图的IO(ESD+BONDPAD)是自己画的，寄生很大性能不好。
查论文了解到好像高频 ...

高速IO就是你说的CML/LVDS这些东西吧。统称为serdes。可以用这些东西的。这些就是模拟电路，其实挺简单的，就是个五管运放，把上面两个ACTIVE LOAD换成两个电阻。然后做一个100 Ohm端接。就差不多了。你们公司没有做高速IO的吗？都做到上GHz了，IO/ESD应该请专门的工程师来做的。高速IO对ESD寄生有要求，可能需要牺牲一定的ESD能力来减小寄生。如果上GHz的话，一般经验来说，total esd cap要在2p以内。

Jason.tschen

Single-end signal???  比登陆月球还难 !!!!

JustdoitAbel

只是测试的话，可以分频后再输出

knowworlds

到接口了那肯定都是模拟量了，没办法数字的。高速IO不就是干这个的。数字IO最多做到几百M吧。更别说你还要带载10pF电容了。肯定不合理啊。

alienwarexie

:):)

alienwarexie

:):):)

kjhe

   

Jason.tschen 发表于 2023-8-13 15:13
Single-end signal???  比登陆月球还难 !!!!

请问如果是差分输出的话有什么方法吗？

kjhe

   

JustdoitAbel 发表于 2023-8-14 10:13
只是测试的话，可以分频后再输出

我们最后用的就是这种方法

kjhe

   

knowworlds 发表于 2023-8-15 13:52
到接口了那肯定都是模拟量了，没办法数字的。高速IO不就是干这个的。数字IO最多做到几百M吧。更别说你还要 ...

请问高速IO是指什么呢？我们版图的IO(ESD+BONDPAD)是自己画的，寄生很大性能不好。
查论文了解到好像高频GHZ时钟输出BUFFER用的有LVDS和CML缓冲器，请问是否可行呢？