求助，这个电路存在什么问题

sktwo · 发表于 2023-8-8 16:28:04

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将fifo_err信号高电平时间扩展到4个clka

trusttime · 发表于 2023-8-9 14:27:58

是不是在clka时钟下，打拍再或运算时会因为竞争与冒险产生毛刺

佳木秀繁阴 · 发表于 2023-8-9 19:42:24

或门的各个信号之间存在skew可能造成漏采

zero_0 · 发表于 2023-8-14 15:35:14

解决：在或门后插入一拍clka的寄存器

Carl_0522 · 发表于 2023-8-16 14:31:05

zero_0 发表于 2023-8-14 15:35
解决：在或门后插入一拍clka的寄存器

赞同，问题在于clk_b直接采样clk_a时钟域的组合输出值了，应该先用clk_a下打一拍

767781537 · 发表于 2023-8-17 16:03:52

跨时钟的信号不要用组合逻辑输出

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