多环路LDO的瞬态响应问题

szy0956

wdasdvbbc 发表于 2023-8-14 10:46
楼主是要做研究生项目流片吗？transient都震荡了，还是fast loop PM不够。这个结构仿真下来typical确实和 ...

是要流片，现在的情况是，我在EA部分到FVF之间选择一个高阻抗节点作主极点，采用级间密勒电容补偿的方法，可以稳定，但PSR就会一下子变差，而且加输出电容不能有效提升PSR，所以我现在的难点就是在不影响PSR的情况下，怎样将一个高阻抗节点推向低频作主极点，有无大佬支个招除了加补偿电容，还有什么更好的方法吗？

wdasdvbbc

szy0956 发表于 2023-8-14 20:02
是要流片，现在的情况是，我在EA部分到FVF之间选择一个高阻抗节点作主极点，采用级间密勒电容补偿的方法 ...

为什么要加米miller补偿，论文里是特意把fast loop主极点做在output，尽可能减小内部节点寄生电容和阻抗来实现稳定的，这样不是矛盾了吗？

alienwarexie

:):)

szy0956

wdasdvbbc 发表于 2023-8-15 14:33
为什么要加米miller补偿，论文里是特意把fast loop主极点做在output，尽可能减小内部节点寄生电容和阻抗 ...

FVF的结构我看论文研究了一下，它的输出阻抗是很低的阻抗，所以输出极点电容再大，也做不了主极点

wdasdvbbc

szy0956 发表于 2023-8-15 22:13
FVF的结构我看论文研究了一下，它的输出阻抗是很低的阻抗，所以输出极点电容再大，也做不了主极点
...

1. 大多数capless ldo主极点是放在Pgate的，但缺点是空载下输出极点很低，很难稳定，所以会有个最小负载电流的要求。

2. 你参考的这篇tri-loop就是把主极点放在输出端（130pF），从而可以实现0-10mA的负载电流范围。当然主极点放在输出端限制了负载电流的最大值，但好处如论文介绍的输出电压抗干扰能力更强。
3.不太理解你前面说片上电容100pF了，本来输出节点电容就很大又要反过来用miller把主极点做在Pgate吗？

szy0956

wdasdvbbc 发表于 2023-8-16 17:11
1. 大多数capless ldo主极点是放在Pgate的，但缺点是空载下输出极点很低，很难稳定，所以会有个最小负载 ...

嗯，主要是我尝试在输出端加上100pF的电容后，仍然不稳定，我就考虑在其他高阻抗节点加级间补偿电容，发现是可以稳定的。如果再加大输出电容来使输出极点为主极点，就消耗过多面积了。

intergoal

你瞬态图里震荡周期都是20多ns，肯定是快环不稳定导致的；powermos gate上做了一个super source follower（SSF）降低栅极阻抗，将栅极作为次极点，建议计算并且仿真一下SSF的增益及带宽，有可能是SSF的带宽不够，导致在高频的时候降低阻抗的效果不好，次极点变小进而破坏稳定性。可以计算下gate端的等效输出阻抗及次极点位置，根据快环带宽调整SSF结构参数（不过这种快环里套个环减少阻抗的方式实用性确实不太行）